參數(shù)資料
型號： HW-V5-ML507-UNI-G-J
廠商： Xilinx Inc
文件頁數(shù)： 36/91頁
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描述： EVAL PLATFORM V5 FXT
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-5 FXT
類型： FPGA
適用于相關(guān)產(chǎn)品： ML507
所含物品： ML507 平臺，DVI 適配器，小型閃存卡和 SATA 轉(zhuǎn)接線
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
41
Table 61: OLOGIC Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
Setup/Hold
TODCK/TOCKD
D1/D2 pins Setup/Hold with respect to CLK
0.30
–0.21
0.36
–0.21
0.44
–0.21
ns
TOOCECK/TOCKOCE
OCE pin Setup/Hold with respect to CLK
0.16
–0.07
0.19
–0.07
0.23
–0.07
ns
TOSRCK/TOCKSR
SR/REV pin Setup/Hold with respect to CLK
0.93
–0.20
1.02
–0.20
1.16
–0.20
ns
TOTCK/TOCKT
T1/T2 pins Setup/Hold with respect to CLK
0.28
–0.18
0.34
–0.18
0.41
–0.18
ns
TOTCECK/TOCKTCE
TCE pin Setup/Hold with respect to CLK
0.20
–0.06
0.23
–0.06
0.29
–0.06
ns
Combinatorial
TDOQ
D1 to OQ out or T1 to TQ out
0.62
0.70
0.83
ns
Sequential Delays
TOCKQ
CLK to OQ/TQ out
0.61
0.62
ns
TRQ
SR/REV pin to OQ/TQ out
1.63
1.89
2.27
ns
TGSRQ
Global Set/Reset to Q outputs
7.30
10.10
ns
Set/Reset
TRPW
Minimum Pulse Width, SR/REV inputs
0.80
0.98
1.25
ns, Min
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