參數(shù)資料
型號： HW-V5-ML507-UNI-G-J
廠商： Xilinx Inc
文件頁數(shù)： 26/91頁
文件大?。?/td> 0K
描述： EVAL PLATFORM V5 FXT
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-5 FXT
類型： FPGA
適用于相關(guān)產(chǎn)品： ML507
所含物品： ML507 平臺，DVI 適配器，小型閃存卡和 SATA 轉(zhuǎn)接線
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
32
IOB Pad Input/Output/3-State Switching Characteristics
Table 56 summarizes the values of standard-specific data
input delay adjustments, output delays terminating at pads
(based on standard) and 3-state delays.
TIOPI is described as the delay from IOB pad through the
input buffer to the I-pin of an IOB pad. The delay varies
depending on the capability of the SelectIO input buffer.
TIOOP is described as the delay from the O pin to the IOB
pad through the output buffer of an IOB pad. The delay
varies depending on the capability of the SelectIO output
buffer.
TIOTP is described as the delay from the T pin to the IOB
pad through the output buffer of an IOB pad, when 3-state is
disabled. The delay varies depending on the SelectIO
capability of the output buffer.
Table 57 summarizes the value of TIOTPHZ. TIOTPHZ is
described as the delay from the T pin to the IOB pad
through the output buffer of an IOB pad, when 3-state is
enabled (i.e., a high impedance state).
Table 56: IOB Switching Characteristics
I/O Standard
TIOPI
TIOOP
TIOTP
Units
Speed Grade
-3
-2
-1
-3
-2
-1
-3
-2
-1
LVDS_25
0.80
0.90
1.06
1.13
1.29
1.44
1.13
1.29
1.44
ns
LVDSEXT_25
1.01
1.16
1.30
1.17
1.34
1.49
1.17
1.34
1.49
ns
HT_25
0.80
0.90
1.06
1.10
1.26
1.40
1.10
1.26
1.40
ns
BLVDS_25
0.80
0.90
1.06
1.24
1.38
1.58
1.24
1.38
1.58
ns
RSDS_25 (point to point)
0.80
0.90
1.06
1.13
1.29
1.44
1.13
1.29
1.44
ns
ULVDS_25
0.80
0.90
1.06
1.10
1.27
1.41
1.10
1.27
1.41
ns
PCI33_3
0.62
0.70
0.82
1.85
2.06
2.38
1.85
2.06
2.38
ns
PCI66_3
0.62
0.70
0.82
1.85
2.06
2.38
1.85
2.06
2.38
ns
PCI-X
0.62
0.70
0.82
1.40
1.56
1.80
1.40
1.56
1.80
ns
GTL
0.76
0.85
1.00
1.47
1.63
1.86
1.47
1.63
1.86
ns
GTLP
0.76
0.85
1.00
1.51
1.68
1.93
1.51
1.68
1.93
ns
HSTL_I
0.76
0.85
1.00
1.42
1.57
1.79
1.42
1.57
1.79
ns
HSTL_II
0.76
0.85
1.00
1.39
1.53
1.74
1.39
1.53
1.74
ns
HSTL_III
0.76
0.85
1.00
1.44
1.60
1.85
1.44
1.60
1.85
ns
HSTL_IV
0.76
0.85
1.00
1.44
1.60
1.83
1.44
1.60
1.83
ns
HSTL_I _18
0.76
0.85
1.00
1.40
1.55
1.77
1.40
1.55
1.77
ns
HSTL_II _18
0.76
0.85
1.00
1.36
1.51
1.72
1.36
1.51
1.72
ns
HSTL_III _18
0.76
0.85
1.00
1.45
1.61
1.85
1.45
1.61
1.85
ns
HSTL_IV_18
0.76
0.85
1.00
1.41
1.57
1.81
1.41
1.57
1.81
ns
SSTL2_I
0.76
0.85
1.00
1.48
1.64
1.87
1.48
1.64
1.87
ns
SSTL2_II
0.76
0.85
1.00
1.40
1.55
1.76
1.40
1.55
1.76
ns
LVTTL, Slow, 2 mA
0.62
0.70
0.82
4.10
4.47
5.01
4.10
4.47
5.01
ns
LVTTL, Slow, 4 mA
0.62
0.70
0.82
2.87
3.09
3.41
2.87
3.09
3.41
ns
LVTTL, Slow, 6 mA
0.62
0.70
0.82
2.66
2.91
3.29
2.66
2.91
3.29
ns
LVTTL, Slow, 8 mA
0.62
0.70
0.82
2.09
2.30
2.61
2.09
2.30
2.61
ns
LVTTL, Slow, 12 mA
0.62
0.70
0.82
1.94
2.15
2.46
1.94
2.15
2.46
ns
LVTTL, Slow, 16 mA
0.62
0.70
0.82
1.84
2.04
2.34
1.84
2.04
2.34
ns
LVTTL, Slow, 24 mA
0.62
0.70
0.82
1.87
2.07
2.38
1.87
2.07
2.38
ns
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