參數(shù)資料
型號(hào)： HF234GT100D3201
廠商： Hitachi,Ltd.
英文描述： H8S/2345 F-ZTAT Hardware Manual
中文描述： H8S/2345的F - ZTAT硬件手冊(cè)
文件頁數(shù)： 824/907頁
文件大?。?/td> 3277K
代理商： HF234GT100D3201
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815
SSR0—Serial Status Register 0
H'FF7C
SCI0
[Setting condition]
When serial reception ends normally and receive data is transferred
from RSR to RDR
7
TDRE
1
R/(W)
*
6
RDRF
0
R/(W)
*
5
ORER
0
R/(W)
*
4
FER
0
R/(W)
*
3
PER
0
R/(W)
*
0
MPBT
0
R/W
2
TEND
1
R
1
MPB
0
R
Note:
*
Can only be written with 0 for flag clearing.
0
Transmit Data Register Empty
0
Receive Data Register Full
0
Overrun Error
0
Framing Error
0
Parity Error
0
Transmit End
[Clearing condition]
When 0 is written to TDRE after reading TDRE = 1
When the DTC is activated by a TXI interrupt and writes data to TDR
0
Multiprocessor Bit
[Clearing condition]
When data with a 0 multiprocessor bit is received
[Setting condition]
When data with a 1 multiprocessor bit is received
Multiprocessor Bit Transfer
0
1
Data with a 0 multiprocessor bit is transmitted
Data with a 1 multiprocessor bit is transmitted
Bit
Initial value
Read/Write
:
:
:
[Setting conditions]
When the TE bit in SCR is 0
When TDRE = 1 at transmission of the last bit of a 1-byte
serial transmit character
[Clearing condition]
When 0 is written to PER after reading PER = 1
[Setting condition]
When, in reception, the number of 1 bits in the receive data plus the parity bit
does not match the parity setting (even or odd) specified by the O/
E
bit in SMR
[Clearing condition]
When 0 is written to FER after reading FER = 1
[Setting condition]
When the SCI checks whether the stop bit at the end of the receive
data when reception ends, and the stop bit is 0
[Clearing condition]
When 0 is written to ORER after reading ORER = 1
[Setting condition]
When the next serial reception is completed while
RDRF = 1
[Clearing condition]
When 0 is written to RDRF after reading RDRF = 1
When the DTC is activated by an RXI interrupt and reads data from RDR
[Clearing condition]
When 0 is written to TDRE after reading TDRE = 1
When the DTC is activated by a TXI interrupt and writes data to TDR
[Setting condition]
When the TE bit in SCR is 0
When data is transferred from TDR to TSR and data can be written to TDR
1
1
1
1
1
1
1
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PDF描述
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