- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄370573 > HF234GT100D3201 (Hitachi,Ltd.) H8S/2345 F-ZTAT Hardware Manual PDF資料下載
參數(shù)資料
| 型號： | HF234GT100D3201 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | H8S/2345 F-ZTAT Hardware Manual |
| 中文描述： | H8S/2345的F - ZTAT硬件手冊 |
| 文件頁數(shù)： | 255/907頁 |
| 文件大?。?/td> | 3277K |
| 代理商： | HF234GT100D3201 |
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238
8.6.2
Register Configuration
Table 8.9 shows the port A register configuration.
Table 8.9
Port A Registers
Name
Abbreviation
R/W
Initial Value
*
1
Address
*
2
Port A data direction register
PADDR
W
H'0
H'FEB9
Port A data register
PADR
R/W
H'0
H'FF69
Port A register
PORTA
R
Undefined
H'FF59
Port A MOS pull-up control register
PAPCR
R/W
H'0
H'FF70
Port A open-drain control register
Notes: 1. Value of bits 3 to 0.
2. Lower 16 bits of the address.
PAODR
R/W
H'0
H'FF77
Port A Data Direction Register (PADDR)
7
—
Undefined
—
6
—
Undefined
—
5
—
Undefined
—
4
—
Undefined
—
3
PA3DDR
0
W
0
PA0DDR
0
W
2
PA2DDR
0
W
1
PA1DDR
0
W
Bit
Initial value
R/W
:
:
:
PADDR is an 8-bit write-only register, the individual bits of which specify input or output for the
pins of port A. PADDR cannot be read; if it is, an undefined value will be read. Bits 7 to 4 are
reserved.
PADDR is initialized to H'0 (bits 3 to 0) by a power-on reset and in hardware standby mode. It
retains its prior state after a manual reset, and in software standby mode. The OPE bit in SBYCR
is used to select whether the address output pins retain their output state or become high-
impedance when a transition is made to software standby mode.
Modes 1, 2, 3, and 7*
Setting a PADDR bit to 1 makes the corresponding port A pin an output port, while clearing
the bit to 0 makes the pin an input port.
Modes 4 and 5
The corresponding port A pins are address outputs irrespective of the value of bits PA3DDR to
PA0DDR.
Note: * Modes 1 to 3 are not available on the F-ZTAT version.
Modes 2, 3, 6, and 7 are not available on the ROMless version.
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PDF描述 |
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