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參數(shù)資料
| 型號： | HF234GT100D3201 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | H8S/2345 F-ZTAT Hardware Manual |
| 中文描述： | H8S/2345的F - ZTAT硬件手冊 |
| 文件頁數(shù)： | 261/907頁 |
| 文件大小： | 3277K |
| 代理商： | HF234GT100D3201 |
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244
8.7.2
Register Configuration
Table 8.11 shows the port B register configuration.
Table 8.11
Port B Registers
Name
Abbreviation
R/W
Initial Value
Address
*
Port B data direction register
PBDDR
W
H'00
H'FEBA
Port B data register
PBDR
R/W
H'00
H'FF6A
Port B register
PORTB
R
Undefined
H'FF5A
Port B MOS pull-up control register
Note:
*
Lower 16 bits of the address.
PBPCR
R/W
H'00
H'FF71
Port B Data Direction Register (PBDDR)
7
PB7DDR
0
W
6
PB6DDR
0
W
5
PB5DDR
0
W
4
PB4DDR
0
W
3
PB3DDR
0
W
0
PB0DDR
0
W
2
PB2DDR
0
W
1
PB1DDR
0
W
Bit
Initial value
R/W
:
:
:
PBDDR is an 8-bit write-only register, the individual bits of which specify input or output for the
pins of port B. PBDDR cannot be read; if it is, an undefined value will be read.
PBDDR is initialized to H'00 by a power-on reset and in hardware standby mode. It retains its
prior state after a manual reset, and in software standby mode. The OPE bit in SBYCR is used to
select whether the address output pins retain their output state or become high-impedance when a
transition is made to software standby mode.
Modes 1, 4, and 5*
The corresponding port B pins are address outputs irrespective of the value of the PBDDR bits.
Modes 2 and 6*
Setting a PBDDR bit to 1 makes the corresponding port B pin an address output, while
clearing the bit to 0 makes the pin an input port.
Modes 3 and 7*
Setting a PBDDR bit to 1 makes the corresponding port B pin an output port, while clearing
the bit to 0 makes the pin an input port.
Note: * Modes 1 to 3 are not available on the F-ZTAT version.
Modes 2, 3, 6, and 7 are not available on the ROMless version.
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PDF描述 |
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