參數資料
型號： EVAL-ADV7180LQEBZ
廠商： Analog Devices Inc
文件頁數： 65/116頁
文件大?。?/td> 0K
描述： BOARD EVALUATION ADV7180
標準包裝： 1
系列： Advantiv®
主要目的： 視頻，SDTV 視頻解碼器 - NTSC，PAL，SECAM
嵌入式： 否
已用 IC / 零件： ADV7180
主要屬性： CVBS（復合），Y/C（S 視頻）和 YPrPb（元件）輸入
次要屬性： 8 位 ITU-R BT.656 YCrCb 4:2:2 輸出
已供物品： 板
相關產品： ADV7180BCPZ-REEL-ND - IC VIDEO DECODER SDTV 40-LFCSP
ADV7180BSTZ-ND - IC VIDEO DECODER SDTV 64-LQFP
ADV7180BCPZ-ND - IC VIDEO DECODER SDTV 40-LFCSP
ADV7180
Data Sheet
Rev. I | Page 52 of 116
FIELD 1
622
623
624
625
12
3
4
5
6
7
8
9
10
11
23
24
310
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316
317
318
319
320
321
322
323
336
337
PVBEG[4:0] = 0x01
PVEND[4:0] = 0x04
PFTOG[4:0] = 0x06
FIELD 2
OUTPUT
VIDEO
FIELD
OUTPUT
HS
OUTPUT
VS
OUTPUT
VIDEO
FIELD
OUTPUT
HS
OUTPUT
VS
OUTPUT
PVBEG[4:0] = 0x01
PVEND[4:0] = 0x04
PFTOG[4:0] = 0x06
05
70
0-
0
35
Figure 44. PAL Typical VS/FIELD Positions Using the Register Writes Shown in Table 66
Table 66. User Settings for PAL (See Figure 44)
Register
Register Name
Write
0x31
VS/FIELD Control 1
0x1A
0x32
VS/FIELD Control 2
0x81
0x33
VS/FIELD Control 3
0x84
0x34
HS Position Control 1
0x00
0x35
HS Position Control 2
0x00
0x36
HS Position Control 3
0x7D
0x37
Polarity
0xA1
0xE8
PAL V bit begin
0x41
0xE9
PAL V bit end
0x84
0xEA
PAL F bit toggle
0x06
PVBEGDELO, PAL VSYNC Begin Delay on Odd Field,
Address 0xE8[7]
When PVBEGDELO is 0 (default), there is no delay.
Setting PVBEGDELO to 1 delays VSYNC going high on an odd
field by a line relative to PVBEG.
PVBEGDELE, PAL VSYNC Begin Delay on Even Field,
Address 0xE8[6]
When PVBEGDELE is 0, there is no delay.
Setting PVBEGDELE to 1 (default) delays VSYNC going high
on an even field by a line relative to PVBEG.
PVBEGSIGN, PAL VSYNC Begin Sign, Address 0xE8[5]
Setting PVBEGSIGN to 0 delays the beginning of VSYNC. Set
for user manual programming.
Setting PVBEGSIGN to 1 (default) advances the beginning of
VSYNC (not recommended for user programming).
PVBEG[4:0], PAL VSYNC Begin, Address 0xE8[4:0]
The default value of PVBEG is 00101, indicating the PAL VSYNC
begin position. For all NTSC/PAL VSYNC timing controls, the
V bit in the AV code and the VSYNC signal on the VS pin are
modified.
ADVANCE BEGIN OF
VSYNC BY PVBEG[4:0]
DELAY BEGIN OF
VSYNC BY PVBEG[4:0]
VSYNC BEGIN
PVBEGSIGN
ODD FIELD?
0
1
NO
YES
PVBEGDELO
VSBHO
ADDITIONAL
DELAY BY
1LINE
ADVANCE BY
0.5 LINE
1
0
1
0
PVBEGDELE
VSBHE
ADDITIONAL
DELAY BY
1LINE
ADVANCE BY
0.5 LINE
1
0
1
0
NOT VALID FOR USER
PROGRAMMING
05700-
036
Figure 45. PAL VSYNC Begin
相關PDF資料
PDF描述
REC5-2415DRWZ/H4/A CONV DC/DC 5W 9-36VIN +/-15VOUT
VI-J4R-EZ-S CONVERTER MOD DC/DC 7.5V 25W
VE-B1P-EW CONVERTER MOD DC/DC 13.8V 100W
GBC20DRTF CONN EDGECARD 40POS DIP .100 SLD
DK-2612-02 CABLE FIBER OPTIC DUAL ST-SC 2M
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參數描述
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