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參數(shù)資料
| 型號： | EPM3128A |
| 廠商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可編程邏輯器件系列 |
| 文件頁數(shù)： | 30/42頁 |
| 文件大小： | 649K |
| 代理商： | EPM3128A |
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30
Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
t
PIA
t
LPA
PIA delay
Low–power adder
(2)
(5)
1.4
4.0
2.0
4.0
2.6
5.0
ns
ns
Table 19. EPM3256A External Timing Parameters
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
–7
–10
Min
Max
Min
Max
t
PD1
Input to non–registered
output
I/O input to non–registered
output
Global clock setup time
Global clock hold time
Global clock to output
delay
Global clock high time
Global clock low time
Array clock setup time
Array clock hold time
Array clock to output delay C1 = 35 pF
(2)
Array clock high time
Array clock low time
Minimum pulse width for
clear and preset
Minimum global clock
period
Maximum internal global
clock frequency
Minimum array clock
period
Maximum internal array
clock frequency
C1 = 35 pF
(2)
7.5
10
ns
t
PD2
C1 = 35 pF
(2)
7.5
10
ns
t
SU
t
H
t
CO1
(2)
(2)
C1 = 35 pF
5.2
0.0
1.0
6.9
0.0
1.0
ns
ns
ns
4.8
6.4
t
CH
t
CL
t
ASU
t
AH
t
ACO1
t
ACH
t
ACL
t
CPPW
3.0
3.0
2.7
0.3
1.0
3.0
3.0
3.0
4.0
4.0
3.6
0.5
1.0
4.0
4.0
4.0
ns
ns
ns
ns
ns
ns
ns
ns
(2)
(2)
7.3
9.7
(3)
t
CNT
(2)
7.9
10.5
ns
f
CNT
(2)
,
(4)
126.6
95.2
MHz
t
ACNT
(2)
7.9
10.5
ns
f
ACNT
(2)
,
(4)
126.6
95.2
MHz
Table 18. EPM3128A Internal Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
–5
–7
–10
Min
Max
Min
Max
Min
Max
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EPM3256A | Programmable Logic Device Family |
| EPM3512A | Programmable Logic Device Family |
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| EPM5032 | High-Speed, High-Density MAX 5000 Devices |
| EPM5064 | High-Speed, High-Density MAX 5000 Devices |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| EPM3128AFI256-10 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 3000A 128 Macro 98 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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