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參數(shù)資料
| 型號： | EPM2210GF324A4N |
| 廠商： | ALTERA CORP |
| 元件分類： | PLD |
| 英文描述： | FLASH PLD, PBGA324 |
| 封裝： | 19 X 19 MM, 1 MM PITCH, LEAD FREE, FBGA-324 |
| 文件頁數(shù)： | 88/108頁 |
| 文件大小： | 1342K |
| 代理商： | EPM2210GF324A4N |
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5–10Core Version a.b.c variable
Altera Corporation
MAX II Device Handbook, Volume 1
July 2008
Power Consumption
Power
Consumption
Designers can use the Altera PowerPlay Early Power Estimator and
PowerPlay Power Analyzer to estimate the device power.
f
For more information about these power analysis tools, refer to the
Understanding and Evaluating Power in MAX II Devices chapter in the
MAX II Device Handbook and the PowerPlay Power Analysis chapter in
volume 3 of the Quartus II Handbook.
Timing Model
and
Specifications
MAX II devices timing can be analyzed with the Altera Quartus II
software, a variety of popular industry-standard EDA simulators and
timing analyzers, or with the timing model shown in Figure 5–2.
MAX II devices have predictable internal delays that enable the designer
to determine the worst-case timing of any design. The software provides
timing simulation, point-to-point delay prediction, and detailed timing
analysis for device-wide performance evaluation.
Figure 5–2. MAX II Device Timing Model
The timing characteristics of any signal path can be derived from the
timing model and parameters of a particular device. External timing
parameters, which represent pin-to-pin timing delays, can be calculated
as the sum of internal parameters. Refer to the Understanding Timing in
MAX II Devices chapter in the MAX II Device Handbook for more
information.
I/O Pin
I/O Input Delay
t
IN
INPUT
Global Input Delay
t
C4
t
R4
Output
Delay
t
OD
t
XZ
t
ZX
t LOCAL
t
GLOB
Logic Element
I/O Pin
t
FASTIO
Output Routing
Delay
User
Flash
Memory
From Adjacent LE
To Adjacent LE
Input Routing
Delay
t
DL
t
LUT
t
C
LUT Delay
Register Control
Delay
Register Delays
t
CO
t
SU
t
H
t
PRE
t
CLR
Data-In/LUT Chain
Data-Out
t
IODR
Output and Output Enable
Data Delay
t
IOE
t
COMB
Combinational Path Delay
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EPM2210GF324A5N | FLASH PLD, PBGA324 |
| EPM7064BFC100-3 | EE PLD, 3.5 ns, PBGA100 |
| EPM7064BFC100-5 | EE PLD, 3.5 ns, PBGA100 |
| EPM7064BFC100-7 | EE PLD, 3.5 ns, PBGA100 |
| EPM7064BTC100-3 | EE PLD, 3.5 ns, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EPM2210GF324C3 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM2210GF324C3N | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM2210GF324C4 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM2210GF324C4N | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM2210GF324C5 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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