參數(shù)資料
型號(hào)： EPM2210GF324A4N
廠商： ALTERA CORP
元件分類： PLD
英文描述： FLASH PLD, PBGA324
封裝： 19 X 19 MM, 1 MM PITCH, LEAD FREE, FBGA-324
文件頁數(shù)： 20/108頁
文件大?。?/td> 1342K
代理商： EPM2210GF324A4N
Altera Corporation
2–11
March 2008
MAX II Device Handbook, Volume 1
MAX II Architecture
Figure 2–7. LE in Normal Mode
Note to Figure 2–7:
(1)
This signal is only allowed in normal mode if the LE is at the end of an adder/subtractor chain.
Dynamic Arithmetic Mode
The dynamic arithmetic mode is ideal for implementing adders, counters,
accumulators, wide parity functions, and comparators. An LE in dynamic
arithmetic mode uses four 2-input LUTs configurable as a dynamic
adder/subtractor. The first two 2-input LUTs compute two summations
based on a possible carry-in of 1 or 0; the other two LUTs generate carry
outputs for the two chains of the carry-select circuitry. As shown in
Figure 2–8, the LAB carry-in signal selects either the carry-in0 or
carry-in1
chain. The selected chain’s logic level in turn determines
which parallel sum is generated as a combinational or registered output.
For example, when implementing an adder, the sum output is the
selection of two possible calculated sums:
data1 + data2 + carry in0
or
data1 + data2 + carry-in1
data1
4-Input
LUT
data2
data3
cin (from cout
of previous LE)
data4
addnsub (LAB Wide)
clock (LAB Wide)
ena (LAB Wide)
aclr (LAB Wide)
aload
(LAB Wide)
ALD/PRE
CLRN
D
Q
ENA
ADATA
sclear
(LAB Wide)
sload
(LAB Wide)
Register chain
connection
LUT chain
connection
Register
chain output
Row, column, and
DirectLink routing
Row, column, and
DirectLink routing
Local routing
Register Feedback
(1)
相關(guān)PDF資料
PDF描述
EPM2210GF324A5N FLASH PLD, PBGA324
EPM7064BFC100-3 EE PLD, 3.5 ns, PBGA100
EPM7064BFC100-5 EE PLD, 3.5 ns, PBGA100
EPM7064BFC100-7 EE PLD, 3.5 ns, PBGA100
EPM7064BTC100-3 EE PLD, 3.5 ns, PQFP100
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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