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參數(shù)資料
型號(hào)： EP1SGX10CF672C7
廠商： Altera
文件頁(yè)數(shù)： 929/1456頁(yè)
文件大小： 0K
描述： IC STRATIX GX FPGA 10KLE 672FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix® GX
LAB/CLB數(shù)： 1057
邏輯元件/單元數(shù)： 10570
RAM 位總計(jì)： 920448
輸入/輸出數(shù)： 362
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
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Altera Corporation
6–29
June 2006
Stratix GX Device Handbook, Volume 1
DC & Switching Characteristics
tMRAMDATABSU
B port setup time before clock
tMRAMDATABH
B port hold time after clock
tMRAMADDRBSU
B port address setup time before clock
tMRAMADDRBH
B port address hold time after clock
tMRAMDATACO1
Clock-to-output delay when using output registers
tMRAMDATACO2
Clock-to-output delay without output registers
tMRAMCLKHL
Minimum clock high or low time
tMRAMCLR
Minimum clear pulse width
Table 6–42. Routing Delay Internal Timing Microparameter Descriptions
Symbol
Parameter
tR4
Delay for an R4 line with average loading; covers a distance
of four LAB columns
tR8
Delay for an R8 line with average loading; covers a distance
of eight LAB columns
tR24
Delay for an R24 line with average loading; covers a distance
of 24 LAB columns
tC4
Delay for an C4 line with average loading; covers a distance
of four LAB rows
tC8
Delay for an C8 line with average loading; covers a distance
of eight LAB rows
tC16
Delay for an C16 line with average loading; covers a distance
of 16 LAB rows
tLOCAL
Local interconnect delay
Table 6–43. Stratix GX Reset & PLL Lock Time Parameter Descriptions
(Part 1 of 2)
Symbol
Parameter
tANALOGRESETPW
Pulse width to power down analog circuits.
tDIGITALRESETPW
Pulse width to reset digital circuits
tTX_PLL_L OCK
The time it takes the tx_pll to lock to the
reference clock.
Table 6–41. M-RAM Block Internal Timing Microparameter
Descriptions (Part 2 of 2)
Symbol
Parameter
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PDF描述
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