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參數(shù)資料
| 型號(hào)： | EP1SGX10CF672C7 |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 1326/1456頁(yè) |
| 文件大小： | 0K |
| 描述： | IC STRATIX GX FPGA 10KLE 672FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® GX |
| LAB/CLB數(shù)： | 1057 |
| 邏輯元件/單元數(shù)： | 10570 |
| RAM 位總計(jì)： | 920448 |
| 輸入/輸出數(shù)： | 362 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
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Altera Corporation
9–45
February 2005
Stratix GX Device Handbook, Volume 2
Reset Control & Power Down
The difference in this configuration from the configuration in “Receive
that receive CRU is trained by the input pin rx_cruclk.
Figure 9–13 shows the receive-only configuration with clock options
disabled.
Figure 9–13. Receive Clock Only With Clock Options Disabled
Design Example 1
This design example shows a receive only configuration with
rx_cruclk
as the receive CRU input reference clock and rx_coreclk
as the receive parallel interface clock.
This design example has the following constraints:
■
If your design requirements are different from the examples, use the
flow charts and waveforms for each configuration as design
guidelines.
■
The design example requires a reset controller that generates a
sync_reset
(synchronous reset) for the entire system.
■
The design example has an async_reset (a power down in GXB
terms) and digital resets for transmit and receive. All user input
digital resets must be at least four cycles long.
■
This design example does not cover all the digital reset scenarios in
a system that resets the digital logic of the GXB.
■
In this example, whenever the rx_freqlocked signal toggles the
rxdigitalreset
, the receiver’s digital circuit is reset. However,
you can make changes to the design to avoid this if, for example, you
want to debug your design without the core being reset.
Receive Only with Train RX
CRU with TXPLL Output Clock
Option Disabled
Single Width
(8/10)
Double Width
(16/20)
rx_clkout
rx_coreclk
rx_clkout
Receive Parallel Clock
data path width
Receive Parallel Clock
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