參數(shù)資料
型號(hào)： EP1SGX10CF672C7
廠(chǎng)商： Altera
文件頁(yè)數(shù)： 1005/1456頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX GX FPGA 10KLE 672FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix® GX
LAB/CLB數(shù)： 1057
邏輯元件/單元數(shù)： 10570
RAM 位總計(jì)： 920448
輸入/輸出數(shù)： 362
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
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1–8
Altera Corporation
Stratix GX Device Handbook, Volume 2
June 2006
Modes of Operation
Figure 1–4. Block Diagram of a Duplex Channel Configured in XAUI Mode
GIGE Mode
Stratix GX devices in GIGE mode can use the 8B/10B encoder/decoder,
rate matcher, synchronizer, and byte serializer/deserializer built-in hard
macros. Refer to the GIGE Mode chapter of the
Stratix GX Device Handbook, Volume 2 for more information about this
mode. The rate matcher and word aligner each have a dedicated state
machine governing their functions. These state machines are active only
in GIGE mode. Figure 1–5 shows a block diagram of a duplex channel
configured in GIGE mode.
Deserializer
Serializer
Word
Aligner
8B/10B
Decoder
Channel
Aligner
Byte
Deserializer
8B/10B
Encoder
Phase
Compensation
FIFO Buffer
Reference
Clock
Reference
Clock
Byte
Serializer
Phase
Compensation
FIFO Buffer
Rate
Matcher
Digital Section
Analog Section
Receiver
PLL
Transmitter
PLL
Clock
Recovery
Unit
Receiver
Transmitter
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