參數(shù)資料
型號(hào)： EA-QSB-012
廠商： Embedded Artists
文件頁(yè)數(shù)： 51/74頁(yè)
文件大小： 0K
描述： BOARD QUICK START LPC1343
標(biāo)準(zhǔn)包裝： 1
系列： LPC13xx
類型： MCU
適用于相關(guān)產(chǎn)品： LPC1343
所含物品： 板
LPC1311_13_42_43
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Product data sheet
Rev. 5 — 6 June 2012
55 of 74
NXP Semiconductors
LPC1311/13/42/43
32-bit ARM Cortex-M3 microcontroller
10.7 SSP0/1 interface
Remark: The SSP1 interface is available on the LPC1313FBD48/01 only.
[1]
Tcy(clk) = (SSPCLKDIV
× (1 + SCR) × CPSDVSR) / fmain. The clock cycle time derived from the SPI bit rate Tcy(clk) is a function of the
main clock frequency fmain, the SSP peripheral clock divider (SSPCLKDIV), the SSP SCR parameter (specified in the SSP0CR0
register), and the SSP CPSDVSR parameter (specified in the SSP clock prescale register).
[2]
Tamb =
40 °C to +85 °C.
[3]
Tcy(clk) = 12
× Tcy(PCLK).
[4]
Tamb = 25
°C; VDD = 3.3 V.
Table 19.
Dynamic characteristics: SSP pins in SPI mode
Symbol
Parameter
Conditions
Min
Max
Unit
SSP master
Tcy(clk)
clock cycle time
full-duplex mode
40
-
ns
when only transmitting [1]
27.8
-
ns
tDS
data set-up time
in SPI mode;
2.4 V
≤ VDD ≤ 3.6 V
15
-
ns
2.0 V
≤ VDD < 2.4 V [2]
20
-
ns
tDH
data hold time
in SPI mode
0-
ns
tv(Q)
data output valid time
in SPI mode
-10
ns
th(Q)
data output hold time
in SPI mode
0-
ns
SSP slave
Tcy(PCLK)
PCLK cycle time
13.9
-
ns
tDS
data set-up time
in SPI mode
0-
ns
tDH
data hold time
in SPI mode
3
× Tcy(PCLK) + 4
-
ns
tv(Q)
data output valid time
in SPI mode
-3
× Tcy(PCLK) + 11
ns
th(Q)
data output hold time
in SPI mode
-2
× Tcy(PCLK) + 5
ns
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