參數(shù)資料
型號(hào)： DSPB56721AG
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： SymphonyTM DSP56720 / DSP56721 Multi-Core Audio Processors
中文描述： SymphonyTM DSP56720 / DSP56721多核音頻處理器
文件頁數(shù)： 43/54頁
文件大?。?/td> 671K
代理商： DSPB56721AG
Symphony
TM
DSP56720 / DSP56721 Multi-Core Audio Processors, Rev.1
Freescale Semiconductor
43
Figure 36. S/PDIF SRCK Timing Diagram
Figure 37. S/PIDF STCLK Timing Diagram
2.2.11
EMC Timing (DSP56720 only)
The DSP56721 device does not have an EMC module. For EMC timing parameters in DSP56720 devices, see
Table 20
,
Table 21
, and
Table 22
; for timing diagrams, see
Figure 38
,
Figure 39
, and
Figure 40
.
Table 20. EMC Timing Parameters (EMC PLL Enabled; LCRR[CLKDIV] = 2)
Parameter
Symbol
Min
Max
Unit
LCLK cycle time
T
clk
10
–
ns
LCLK skew to LSYNC_OUT
T
clk_skew
–
160
ps
Input setup to LSYNC_IN (except LGTA/LUPWAIT)
T
in_s
2
–
ns
Input hold from LSYNC_IN (except LGTA/LUPWAIT)
T
in_h
2
–
ns
LGTA valid time
T
gta
12
–
ns
LUPWAIT valid time
T
upwait
12
–
ns
LALE negedge to LAD(address phase) invaild (address latch
hold time)
T
ale_h
3
–
ns
LALE valid time
T
ale
3.8
–
ns
Output setup from LSYNC_IN (except LAD[23:0] and LALE)
T
out_s
4
–
ns
Output hold from LSYNC_IN (except LAD[23:0] and LALE)
T
out_h
2
–
ns
LAD[23:0] output setup from LSYNC_IN
T
ad_s
3.5
–
ns
LAD[23:0] output hold from LSYNC_IN
T
ad_h
1.5
–
ns
LSYNC_IN to output high impedance for LAD[23:0]
T
ad_z
–
4.3
ns
SRCK
(Output
)
srckp
srckph
srckpl
V
M
V
M
STCLK
(Input)
stclkp
stclkph
stclkpl
V
M
V
M
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