參數(shù)資料
型號(hào)： DSPB56721AG
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： SymphonyTM DSP56720 / DSP56721 Multi-Core Audio Processors
中文描述： SymphonyTM DSP56720 / DSP56721多核音頻處理器
文件頁數(shù)： 26/54頁
文件大?。?/td> 671K
代理商： DSPB56721AG
Symphony
TM
DSP56720 / DSP56721 Multi-Core Audio Processors, Rev.1
Freescale Semiconductor
26
2.2.3
Programming the SHI I
2
C Serial Clock
The programmed serial clock cycle, T
I
control register).
2
CCP
, is specified by the value of the HDM[7:0] and HRS bits of the HCKR (SHI clock
The expression for T
I
2
CCP
is
T
I
2
CCP
= [T
C
×
2
×
(HDM[7:0] + 1)
×
(7
×
(1 – HRS) + 1)]
Eqn. 1
where
— HRS is the pre scaler rate select bit. When HRS is cleared, the fixed
divide-by-eight pre scaler is operational. When HRS is set, the pre scaler is bypassed.
— HDM[7:0] are the divider modulus select bits. A divide ratio from 1 to 256 (HDM[7:0] = $00 to $FF) may be
selected.
In I
2
C mode, the user may select a value for the programmed serial clock cycle from
6
×
T
C
(if HDM[7:0] = $02 and HRS = 1)
Eqn. 2
to
4096
×
T
C
(if HDM[7:0] = $FF and HRS = 0)
Eqn. 3
The programmed serial clock cycle (T
I
shown in Equation 4.
2
CCP
) should be chosen in order to achieve the desired SCL serial clock cycle (T
SCL
), as
T
I
2
CCP
+ 3
×
T
C
+ 45ns + T
R
(Nominal, SCL Serial Clock Cycle (TSCL) generated as master)
Eqn. 4
Figure 19. I
2
C Timing Diagram
44
46
49
48
50
51
53
52
45
58
55
56
61
47
60
57
59
SCL
SDA
HREQ
Stop
Start
MSB
LSB
ACK
Stop
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