參數(shù)資料
型號(hào)： DSPB56721AG
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： SymphonyTM DSP56720 / DSP56721 Multi-Core Audio Processors
中文描述： SymphonyTM DSP56720 / DSP56721多核音頻處理器
文件頁(yè)數(shù)： 20/54頁(yè)
文件大小： 671K
代理商： DSPB56721AG
Symphony
TM
DSP56720 / DSP56721 Multi-Core Audio Processors, Rev.1
Freescale Semiconductor
20
36
First SCK sampling edge to HREQ output
deassertion
Slave
Bypassed
–
45
–
ns
Very Narrow
–
55
–
ns
Narrow
–
95
–
ns
Wide
–
145
–
ns
37
Last SCK sampling edge to HREQ output
not deasserted (CPHA = 1)
Slave
Bypassed
–
50.0
–
ns
Very Narrow
–
60.0
–
ns
Narrow
–
100.0
–
ns
Wide
–
150.0
–
ns
38
SS deassertion to HREQ output not
deasserted (CPHA = 0)
Slave
–
–
45.0
–
ns
39
SS deassertion pulse width (CPHA = 0)
Slave
–
T
C
+ 6
11.0
–
ns
40
HREQ in assertion to first SCK edge
Master
–
0.5 x T
SPICC
+ 3.0 x
T
C
+ 43
96.0
–
ns
41
HREQ in deassertion to last SCK sampling
edge (HREQ in set-up time) (CPHA = 1)
Master
–
–
0
–
ns
42
First SCK edge to HREQ in not asserted
(HREQ in hold time)
Master
–
–
0
–
ns
43
HREQ assertion width
Master
–
3.0 x T
C
15
–
ns
Notes:
1.
2.
3.
4.
5.
V
CORE_VDD
= 1.0± 0.10 V; T
J
= -40°C to 125°C; C
L
= 50 pF.
Periodically sampled, not 100% tested.
All times assume noise free inputs.
All times assume internal clock frequency of 200 MHz.
SHI_1 specs match those of SHI.
Table 11. Serial Host Interface SPI Protocol Timing Parameters (Continued)
No.
Characteristics
1,3,4
Mode
Filter Mode
Expression
Min
Max
Unit
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PDF描述
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DSP56853 Digitial Signal Controller
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