參數(shù)資料
型號: DSPB56364AF100
廠商: Freescale Semiconductor
文件頁數(shù): 78/148頁
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描述: IC DSP 24BIT AUD 100MHZ 100-LQFP
標(biāo)準(zhǔn)包裝: 90
系列: DSP56K/Symphony
類型: 音頻處理器
接口: 主機(jī)接口,I²C,SAI,SPI
時鐘速率: 100MHz
非易失內(nèi)存: ROM(24 kB)
芯片上RAM: 11.25kB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 3.30V
工作溫度: -40°C ~ 105°C
安裝類型: 表面貼裝
封裝/外殼: 100-LQFP
供應(yīng)商設(shè)備封裝: 100-LQFP(14x14)
包裝: 托盤
External Memory Expansion Port (Port A)
DSP56364 Technical Data, Rev. 4.1
Freescale Semiconductor
3-19
152
Last RD assertion to RAS deassertion
tROH
1.5
× T
C 4.0
71.0
46.0
ns
153
RD assertion to data valid
tGA
TC 7.5
42.5
25.8
ns
154
RD deassertion to data not valid 6
tGZ
0.0
0.0
ns
155
WR assertion to data active
0.75
× T
C 0.3
37.2
24.7
ns
156
WR deassertion to data high
impedance
0.25
× T
C
12.5
8.3
ns
1 The number of wait states for Page mode access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 All the timings are calculated for the worst case. Some of the timings are better for specific cases (e.g., t
PC equals 2 × TC for
read-after-read or write-after-write sequences).
4 Reduced DSP clock speed allows use of Page Mode DRAM with one Wait state (See
5 BRW[1:0] (DRAM control register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access.
6 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
Table 3-9 DRAM Page Mode Timings, One Wait State (Low-Power Applications)1, 2, 3 (continued)
No.
Characteristics
Symbol
Expression
20 MHz4
30 MHz4
Unit
Min
Max
Min
Max
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