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參數(shù)資料
| 型號(hào)： | DSPB56364AF100 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 75/148頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 100MHZ 100-LQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | DSP56K/Symphony |
| 類型： | 音頻處理器 |
| 接口： | 主機(jī)接口，I²C，SAI，SPI |
| 時(shí)鐘速率： | 100MHz |
| 非易失內(nèi)存： | ROM（24 kB） |
| 芯片上RAM： | 11.25kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
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External Memory Expansion Port (Port A)
DSP56364 Technical Data, Rev. 4.1
3-16
Freescale Semiconductor
Figure 3-10 SRAM Write Access
3.10.2
DRAM Timing
The selection guides provided in Figure 3-11 and Figure 3-14 should be used for primary selection only.
Final selection should be based on the timing provided in the following tables. As an example, the selection
guide suggests that 4 wait states must be used for 100 MHz operation when using Page Mode DRAM.
However, by using the information in the appropriate table, a designer may choose to evaluate whether
fewer wait states might be used by determining which timing prevents operation at 100 MHz, running the
chip at a slightly lower frequency (e.g., 95 MHz), using faster DRAM (if it becomes available), and control
factors such as capacitive and resistive load to improve overall system performance.
A0–A17
WR
RD
Data
Out
D0–D23
AA0–AA3
100
102
101
107
114
110
112
111
108
109
AA0469
103
TA
119
118
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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