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參數(shù)資料
| 型號(hào)： | DSP56852VFE |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | 16-bit Digital Signal Controllers |
| 中文描述： | 16位數(shù)字信號(hào)控制器 |
| 文件頁數(shù)： | 25/48頁 |
| 文件大?。?/td> | 731K |
| 代理商： | DSP56852VFE |
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External Memory Interface Timing
56852 Technical Data, Rev. 8
Freescale Semiconductor
25
Table 4-7 External Memory Interface Timing
Operating Conditions: V
SS
= V
SSIO
= V
SSA
= 0 V, V
DD
= 1.62-1.98 V, V
DDIO
= V
DDA
=
3.0–3.6V, T
A
= –40
°
to +120
°
C, C
L
≤
50pF, P = 8.333ns
Characteristic
Symbol
Wait States
Configuration
D
M
Wait States
Controls
Unit
Address Valid to WR Asserted
t
AWR
WWS=0
-0.75
0.50
WWSS
ns
WWS>0
-1.50
0.69
WR Width Asserted to WR Deasserted
t
WR
WWS=0
-0.52
0.19
WWS
ns
WWS>0
-0.13
0.00
Data Out Valid to WR Asserted
t
DWR
WWS=0
-1.86
0.00
WWSS
ns
WWS=0
- 6.03
0.25
WWS>0
-1.73
0.19
WWS>0
-4.29
0.50
Valid Data Out Hold Time after WR
Deasserted
t
DOH
-1.71
0.25
WWSH
ns
Valid Data Out Set Up Time to WR
Deasserted
t
DOS
-2.38
0.19
WWS,WWSS
ns
-4.42
0.50
Valid Address after WR Deasserted
t
WAC
-1.44
0.25
WWSH
RD Deasserted to Address Invalid
t
RDA
- 0.51
0.00
RWSH
ns
Address Valid to RD Deasserted
t
ARDD
-2.03
1.00
RWSS,RWS
ns
Valid Input Data Hold after RD
Deasserted
t
DRD
0.00
N/A
1
1.
N/A since device captures data before it deasserts RD
—
ns
RD Assertion Width
t
RD
-0.97
1.00
RWS
ns
Address Valid to Input Data Valid
t
AD
-10.13
1.00
RWSS,RWS
ns
-13.22
1.19
Address Valid to RD Asserted
t
ARDA
- 1.06
0.00
RWSS
ns
RD Asserted to Input Data Valid
t
RDD
-9.06
1.00
RWSS,RWS
ns
-12.65
1.19
WR Deasserted to RD Asserted
t
WRRD
-0.70
0.25
WWSH,RWSS
ns
RD Deasserted to RD Asserted
t
RDRD
-0.17
2
2.
If RWSS = RWSH = 0, RD does not deassert during back-to-back reads and D = 0.00 should be used.
0.00
RWSS,RWSH
ns
WR Deasserted to WR Asserted
t
WRWR
WWS=0
-0.47
0.75
WWSS, WWSH
ns
WWS>0
-0.07
1.00
RD Deasserted to WR Asserted
t
RDWR
0.10
0.50
MDAR, BMDAR,
RWSH, WWSS
ns
-0.31
0.69
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