參數(shù)資料
型號: DSP56852VFE
廠商: 飛思卡爾半導體(中國)有限公司
英文描述: 16-bit Digital Signal Controllers
中文描述: 16位數(shù)字信號控制器
文件頁數(shù): 34/48頁
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代理商: DSP56852VFE
56852 Technical Data, Rev. 8
34
Freescale Semiconductor
Figure 4-22 Master Mode Timing Diagram
2.
Max clock frequency is IP_clk/4 = 60MHz / 4 = 15MHz for a 120MHz part.
3.
and a non-inverted frame sync (TFSI=0 in SCR2 and RFSI=0 in SCSR). If the polarity of the clock and/or the frame sync has
been inverted, all the timings remain valid by inverting the clock signal STCK/SRCK and/or the frame sync STFS/SRFS in the
tables and in the figures.
All the timings for the SSI are given for a non-inverted serial clock polarity (TSCKP=0 in SCR2 and RSCKP=0 in SCSR)
4.
bl = bit length; wl = word length
t
THM
t
TSM
t
HM
t
SM
t
RFSWLM
t
RFSWHM
t
RFBLM
t
RFSBHM
t
TXHIM
t
TXNVM
t
TXVM
t
TXEM
t
TFSWLM
t
TFSWHM
t
TFSBLM
t
TFSBHM
t
SCKL
t
SCKW
t
SCKH
First Bit
Last Bit
STCK output
STFS (bl) output
STFS (wl) output
STXD
SRCK output
SRFS (bl) output
SRFS (wl) output
SRXD
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PDF描述
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