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參數(shù)資料
| 型號： | DSP56303VF100R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 61/108頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 24BIT 100MHZ 196-BGA |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 系列： | DSP563xx |
| 類型： | 定點 |
| 接口： | 主機接口，SSI，SCI |
| 時鐘速率： | 100MHz |
| 非易失內(nèi)存： | ROM（576 B） |
| 芯片上RAM： | 24kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應(yīng)商設(shè)備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 帶卷 (TR) |
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DSP56303 Technical Data, Rev. 11
2-36
Freescale Semiconductor
Specifications
2.5.7
SCI Timing
Table 2-17.
SCI Timings
No.
Characteristics1
Symbol
Expression
100 MHz
Unit
Min
Max
400
Synchronous clock cycle
tSCC
2
8
× T
C
53.3
—
ns
401
Clock low period
tSCC/2 10.0
16.7
—
ns
402
Clock high period
tSCC/2 10.0
16.7
—
ns
403
Output data setup to clock falling edge (internal
clock)
tSCC/4 + 0.5 × TC 17.0
8.0
—
ns
404
Output data hold after clock rising edge (internal
clock)
tSCC/4 0.5 × TC
15.0
—
ns
405
Input data setup time before clock rising edge
(internal clock)
tSCC/4 + 0.5 × TC + 25.0
50.0
—
ns
406
Input data not valid before clock rising edge
(internal clock)
tSCC/4 + 0.5 × TC 5.5
—
19.5
ns
407
Clock falling edge to output data valid (external
clock)
—32.0
ns
408
Output data hold after clock rising edge (external
clock)
TC + 8.0
18.0
—
ns
409
Input data setup time before clock rising edge
(external clock)
0.0
—
ns
410
Input data hold time after clock rising edge
(external clock)
9.0
—
ns
411
Asynchronous clock cycle
tACC
3
64
× TC
640.0
—
ns
412
Clock low period
tACC/2 10.0
310.0
—
ns
413
Clock high period
tACC/2 10.0
310.0
—
ns
414
Output data setup to clock rising edge (internal
clock)
tACC/2 30.0
290.0
—
ns
415
Output data hold after clock rising edge (internal
clock)
tACC/2 30.0
290.0
—
ns
Notes:
1.
VCC = 3.3 V ± 0.3 V; TJ = 40°C to +100 °C, CL = 50 pF.
2.
tSCC = synchronous clock cycle time (for internal clock, tSCC is determined by the SCI clock control register and TC).
3.
tACC = asynchronous clock cycle time; value given for 1X Clock mode (for internal clock, tACC is determined by the SCI clock
control register and TC).
4.
An expression is used to compute the number listed as the minimum or maximum value as appropriate.
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PDF描述 |
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參數(shù)描述 |
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