參數(shù)資料
型號(hào)： DK-DEV-4SGX230N
廠商： Altera
文件頁(yè)數(shù)： 69/82頁(yè)
文件大?。?/td> 0K
描述： KIT DEVELOPMENT STRATIX IV
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
特色產(chǎn)品： Stratix? IV GX FPGA Development Kit
標(biāo)準(zhǔn)包裝： 1
系列： Stratix® IV GX
類型： FPGA
適用于相關(guān)產(chǎn)品： EP4SGX230K
所含物品： 開發(fā)板、通用電源、纜線和軟件
產(chǎn)品目錄頁(yè)面： 607 (CN2011-ZH PDF)
相關(guān)產(chǎn)品： EP4SGX230KF40C3N-ND - IC STRATIX IV FPGA 230K 1517FBGA
EP4SGX230KF40C3-ND - IC STRATIX IV FPGA 230K 1517FBGA
EP4SGX230HF35C3N-ND - IC STRATIX IV GX 230K 1152-FBGA
EP4SGX230HF35C3-ND - IC STRATIX IV GX 230K 1152-FBGA
EP4SGX230FF35C3NES-ND - IC STRATIX IV GX 230K 1152-FBGA
EP4SGX230FF35C3ES-ND - IC STRATIX IV GX 230K 1152-FBGA
EP4SGX230DF29C3NES-ND - IC STRATIX IV GX 230K 780-FBGA
EP4SGX230DF29C3ES-ND - IC STRATIX IV GX 230K 780-FBGA
其它名稱： 544-2594
Chapter 1: DC and Switching Characteristics for Stratix IV Devices
1–63
I/O Timing
March 2014
Altera Corporation
Stratix IV Device Handbook
Volume 4: Device Datasheet and Addendum
Programmable IOE Delay
Table 1–52 lists the Stratix IV IOE programmable delay settings.
Programmable Output Buffer Delay
Table 1–53 lists the delay chain settings that control the rising and falling edge delays
of the output buffer. The default delay is 0 ps.
Table 1–52. IOE Programmable Delay for Stratix IV Devices
Parameter
Available
Settings
Min Offset
Fast Model
Slow Model
Industrial/
Military
Commercial
C2 (3)
C3
C4
I3/M3
I4
Unit
D1
16
0
0.462
0.505
0.732
0.795
0.857
0.801
0.864
ns
D2
8
0
0.234
0.232
0.337
0.372
0.407
0.371
0.405
ns
D3
8
0
1.700
1.769
2.695
2.927
3.157
2.948
3.178
ns
D4
16
0
0.508
0.554
0.813
0.882
0.952
0.889
0.959
ns
D5
16
0
0.472
0.500
0.747
0.799
0.875
0.817
0.882
ns
D6
7
0
0.186
0.195
0.294
0.319
0.345
0.321
0.347
ns
Notes to Table 1–52:
(1) You can set this value in the Quartus II software by selecting D1, D2, D3, D4, D5, and D6 in the Assignment Name column.
(2) Minimum offset does not include the intrinsic delay.
(3) For the EP4SGX530 device density, the IOE programmable delays have an additional 5% maximum offset.
Table 1–53. Programmable Output Buffer Delay (1)
Symbol
Parameter
Typical
Unit
DOUTBUF
Rising and/or falling edge
delay
0 (default)
ps
50
ps
100
ps
150
ps
Note to Table 1–53:
(1) You can set the programmable output buffer delay in the Quartus II software by setting the Output Buffer Delay
Control assignment to either positive, negative, or both edges, with the specific values stated here (in ps) for the
Output Buffer Delay assignment.
相關(guān)PDF資料
PDF描述
VE-JTL-EZ CONVERTER MOD DC/DC 28V 25W
VE-JTJ-EZ CONVERTER MOD DC/DC 36V 25W
AP432L-13 IC VREF SHUNT PREC ADJ 8-SOP
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參數(shù)描述
DK-DEV-4SGX230N/C2 功能描述:EP4SGX230KF40C2N Stratix? IV GX FPGA Evaluation Board 制造商:altera 系列:Stratix? IV GX 零件狀態(tài):過(guò)期 類型:FPGA 配套使用產(chǎn)品/相關(guān)產(chǎn)品:EP4SGX230KF40C2N 內(nèi)容:板，線纜，電源 標(biāo)準(zhǔn)包裝:1
DK-DEV-4SGX530N 功能描述:可編程邏輯 IC 開發(fā)工具 FPGA Development Kit For EP4SGX530 RoHS:否 制造商:Altera Corporation 產(chǎn)品:Development Kits 類型:FPGA 工具用于評(píng)估:5CEFA7F3 接口類型: 工作電源電壓:
DK-DEV-5AGTD7N 功能描述:可編程邏輯 IC 開發(fā)工具 FPGA Development Kit For 5AGTD7K3F40I3N RoHS:否 制造商:Altera Corporation 產(chǎn)品:Development Kits 類型:FPGA 工具用于評(píng)估:5CEFA7F3 接口類型: 工作電源電壓:
DK-DEV-5AGXB3N/ES 功能描述:可編程邏輯 IC 開發(fā)工具 FPGA Development Kit For 5AGXFB3H6F ES RoHS:否 制造商:Altera Corporation 產(chǎn)品:Development Kits 類型:FPGA 工具用于評(píng)估:5CEFA7F3 接口類型: 工作電源電壓:
DK-DEV-5ASTD5N 功能描述:KIT DEV ARRIA V FPGA 制造商:altera 系列:Arria V ST 零件狀態(tài):在售 類型:FPGA 配套使用產(chǎn)品/相關(guān)產(chǎn)品:Arria? V ST 內(nèi)容:板 標(biāo)準(zhǔn)包裝:1
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