參數(shù)資料
型號： CYD36S36V18
廠商： Cypress Semiconductor Corp.
英文描述： FullFlex Synchronous SDR Dual-Port SRAM(FullFlex同步SDR雙端口SRAM)
中文描述： FullFlex器件特別提款權(quán)同步雙端口SRAM（FullFlex器件同步雙端口SRAM的特別提款權(quán)）
文件頁數(shù)： 36/52頁
文件大小： 774K
代理商： CYD36S36V18
FullFlex
Document #: 38-06082 Rev. *F
Page 36 of 52
Read Cycle for Flow-through Mode
READ-to-WRITE for Pipelined Mode (OE = V
IL
)
[35,36,37]
Notes:
35.When OE = V
, the last read operation is allowed to complete before the DQ bus is tri-stated and the user is allowed to drive write data.
36.Two dummy writes should be issued to accomplish bus turnaround. The 3rd instruction is the first valid write.
37.Chip enable or all byte enables should be held inactive during the two dummy writes to avoid data corruption.
Switching Waveforms
(continued)
t
CYC
t
SAC
t
HAC
t
CKHZ1
t
DC
t
OE
t
OLZ
t
OHZ
t
DC
t
CD1
t
CKLZ1
An
t
HAC
t
SAC
CE
1
CE
0
C
An + 1
An + 3
An + 2
DQn
DQn + 1
DQn + 2
R/W
OE
BEn
A
DQ
C
A
A
x
A
n
A
n+1
A
n+2
t
CYC
DQ
x-2
DQ
x-1
DQ
x
DQ
n
DQ
n+1
DQ
n+2
t
CH
t
CL
t
SAC
t
HAC
t
SAC
t
HAC
t
DC
t
CD2
t
CKHZ2
t
SD
t
HD
R/W
DQ
t
CKLZ2
相關(guān)PDF資料
PDF描述
CYD18S72V FLEx72 3.3V 64K/128K/256K x 72 Synchronous Dual-Port RAM(FLEx72 3.3V 64K/128K/256K x 72同步雙端口RAM)
CYD09S72V FLEx72 3.3V 64K/128K/256K x 72 Synchronous Dual-Port RAM(FLEx72 3.3V 64K/128K/256K x 72同步雙端口RAM)
CYDC128B08-55AXC 1.8V 4k/8k/16k x 16 and 8k/16k x 8 ConsuMoBL Dual-Port Static RAM
CYDC064B08 1.8V 4k/8k/16k x 16 and 8k/16k x 8 ConsuMoBL Dual-Port Static RAM
CYDC064B08-40AXC 1.8V 4k/8k/16k x 16 and 8k/16k x 8 ConsuMoBL Dual-Port Static RAM
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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