參數(shù)資料
型號(hào)： CY8C22213-24PVIT
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： 外設(shè)及接口
英文描述： PSoC Mixed Signal Array
中文描述： MULTIFUNCTION PERIPHERAL, PDSO20
封裝： 0.210 INCH, SSOP-20
文件頁數(shù)： 72/304頁
文件大?。?/td> 2956K
代理商： CY8C22213-24PVIT
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11. Phase Locked Loop (PLL)
CY8C22xxx Preliminary Data Sheet
72
Document No. 38-12009 Rev. *D
December 22, 2003
Bits 2, 1, and 0: CPU Speed[2:0].
The PSoC M8C may
operate over a range of CPU clock speeds (
Table 11-3
),
allowing the M8C’s performance and power requirements to
be tailored to the application.
The reset value for the CPU Speed bits is zero. Therefore,
the default CPU speed is one-eighth of the clock source.
The internal main oscillator is the default clock source for
the CPU speed circuit; therefore, the default CPU speed is 3
MHz.
The CPU frequency is changed with a write to the
OSC_CR0 register. There are eight frequencies generated
from a power-of-2 divide circuit, which are selected by a 3-
bit code. At any given time, the CPU 8:1 clock multiplexer is
selecting one of the available frequencies, which is re-syn-
chronized to the 24 MHz master clock at the output.
Regardless of the CPU speed bit’s setting, if the actual CPU
speed is greater than 12 MHz, the 24 MHz operating
requirements apply. An example of this scenario is a device
that is configured to use an external clock, which is supply-
ing a frequency of 20 MHz. If the CPU speed register’s
value is 0b011, the CPU clock will be 20 MHz. Therefore,
the supply voltage requirements for the device are the same
as if the part was operating at 24 MHz off of the internal
main oscillator. The operating voltage requirements are not
relaxed until the CPU speed is at 12.0 MHz or less.
For additional information, reference the
OSC_CR0 register
on page 165
.
11.2.2
OSC_CR2 Register
Bit 7: PLLGAIN.
This is the only bit in the OSC_CR2 regis-
ter that directly influences the PLL. When set, this bit keeps
the PLL in a low gain mode.
Bits 6 to 3: Reserved.
Bit 2: EXTCLKEN.
When the EXTCLKEN bit is set, the
external clock becomes the source for the internal clock
tree, SYSCLK, which drives most chip clocking functions. All
external and internal signals, including the 32 kHz clock,
whether derived from the internal low speed oscillator (ILO)
or the crystal oscillator, are synchronized to this clock
source. If an external clock is enabled, PLL mode should be
off.
Bit 1: IMODIS.
When set, the Internal Main Oscillator is dis-
abled. If the doubler is enabled (SYSCLKX2DIS=0), the
Internal Main oscillator will be forced on.
Bit 0: SYSCLKX2DIS.
When set, the Internal Main Oscilla-
tor’s doubler is disabled. This will result in a reduction of
overall device power, on the order of 1 mA. It is advised that
any application that does not require this doubled clock
should have it turned off.
For additional information, reference the
OSC_CR2 register
on page 167
.
Table 11-2. Sleep Interval Selections
Sleep Interval
OSC_CR[4:3]
00b (default)
01b
10b
11b
Sleep Timer
Clocks
64
512
4096
32,768
Sleep Period
(nominal)
1.95 ms
15.6 ms
125 ms
1 sec
Watchdog
Period (nominal)
6 ms
47 ms
375 ms
3 sec
Table 11-3. OSC_CR0[2:0] Bits: CPU Speed
Bits
000b
001b
010b
011b
100b
101b
110b
111b
Internal Main Oscillator
3 MHz
6 MHz
12 MHz
24 MHz
1.5 MHz
750 kHz
187.5 kHz
93.7 kHz
External Clock
EXTCLK/ 8
EXTCLK/ 4
EXTCLK/ 2
EXTCLK/ 1
EXTCLK/ 16
EXTCLK/ 32
EXTCLK/ 128
EXTCLK/ 256
相關(guān)PDF資料
PDF描述
CY8C22113 PSoC Mixed Signal Array
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CY8C22113-24SI PSoC Mixed Signal Array
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CY8C22213-24LFI PSoC Mixed Signal Array
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參數(shù)描述
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CY8C22213-24SIT 功能描述:IC MCU 2K FLASH 256B 20-SOIC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:PSOC®1 CY8C22xxx 標(biāo)準(zhǔn)包裝:60 系列:BlueStreak ; LH7 核心處理器:ARM7 芯體尺寸:32-位 速度:84MHz 連通性:EBI/EMI，SPI，SSI，SSP，UART/USART 外圍設(shè)備:欠壓檢測/復(fù)位，DMA，LCD，POR，PWM，WDT 輸入/輸出數(shù):76 程序存儲(chǔ)器容量:- 程序存儲(chǔ)器類型:ROMless EEPROM 大小:- RAM 容量:32K x 8 電壓 - 電源 (Vcc/Vdd):1.7 V ~ 3.6 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 8x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:144-LQFP 包裝:托盤
CY8C22345 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:PSoC Programmable System-on-Chip
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