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參數(shù)資料
| 型號： | CY7C1471V33 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 72-Mbit (2M x 36/4M x 18/1M x 72) Flow-Through SRAM with NoBL Architecture(帶NoBL結(jié)構的72-Mbit (2M x 36/4M x 18/1M x 72) Flow-Through SRAM) |
| 中文描述： | 72兆位（2米x 36/4M x 18/1M × 72）流體系結(jié)構，通過與總線延遲（帶總線延遲結(jié)構的72兆位通過的SRAM（2米x 36/4M x 18/1M × 72）流的SRAM） |
| 文件頁數(shù)： | 16/32頁 |
| 文件大小： | 1138K |
| 代理商： | CY7C1471V33 |
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CY7C1471V33
CY7C1473V33
CY7C1475V33
Document #: 38-05288 Rev. *J
Page 16 of 32
TAP AC Switching Characteristics
Over the Operating Range
[10, 11]
Parameter
Clock
t
TCYC
t
TF
t
TH
t
TL
Output Times
t
TDOV
t
TDOX
Setup Times
t
TMSS
t
TDIS
t
CS
Hold Times
t
TMSH
t
TDIH
t
CH
Description
Min
Max
Unit
TCK Clock Cycle Time
TCK Clock Frequency
TCK Clock HIGH time
TCK Clock LOW time
50
ns
MHz
ns
ns
20
20
20
TCK Clock LOW to TDO Valid
TCK Clock LOW to TDO Invalid
5
ns
ns
0
TMS Setup to TCK Clock Rise
TDI Setup to TCK Clock Rise
Capture Setup to TCK Rise
5
5
5
ns
ns
ns
TMS Hold after TCK Clock Rise
TDI Hold after Clock Rise
Capture Hold after Clock Rise
5
5
5
ns
ns
ns
Notes
10.t
and t
refer to the setup and hold time requirements of latching data from the boundary scan register.
11.Test conditions are specified using the load in TAP AC Test Conditions. t
R
/t
F
= 1 ns.
相關PDF資料 |
PDF描述 |
|---|---|
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| CY7C1480V25-200BZC | 72-Mbit (2M x 36/4M x 18/1M x 72) Pipelined Sync SRAM |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| CY7C1471V33-117AXCES | 制造商:Cypress Semiconductor 功能描述:SRAM SYNC QUAD 3.3V 72MBIT 2MX36 8.5NS 100TQFP - Bulk |
| CY7C1471V33-133AC | 制造商:Cypress Semiconductor 功能描述:SRAM SYNC QUAD 3.3V 72MBIT 2MX36 6.5NS 100TQFP - Bulk |
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