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參數(shù)資料
| 型號： | CY7C0837AV |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | FLEx18 3.3V 64K/128K x 36 and 128K/256K x 18 Synchronous Dual-Port RAM(FLEx18 3.3V 64K/128K x 36和128K/256K x 18同步雙端口RAM) |
| 中文描述： | FLEx18 3.3 64K/128K × 36和128K/256K × 18同步雙口RAM（FLEx18 3.3 64K/128K × 36和128K/256K × 18同步雙端口RAM）的 |
| 文件頁數(shù)： | 22/28頁 |
| 文件大小： | 775K |
| 代理商： | CY7C0837AV |
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CY7C0837AV
CY7C0830AV/CY7C0831AV
CY7C0832AV/CY7C0833AV
Document #: 38-06059 Rev. *Q
Page 22 of 28
Left_Port (L_Port) Write to Right_Port (R_Port) Read
[46, 47, 48]
Notes:
46.CE
= OE = ADS = CNTEN = BE0 – BE1 = LOW; CE
= CNTRST = MRST = CNT/MSK = HIGH.
47.This timing is valid when one port is writing, and other port is reading the same location at the same time. If t
CCS
is violated, indeterminate data will be Read out.
48.If t
CCS
< minimum specified value, then R_Port will Read the most recent data (written by L_Port) only (2 * t
CYC2
+ t
CD2
) after the rising edge of R_Port's clock. If
t
CCS
CYC2
+ t
CD2
Switching Waveforms
(continued)
t
SA
t
HA
t
SW
t
HW
t
CH2
t
CL2
t
CYC2
CLK
L
R/W
L
A
n
D
n
t
CKHZ
t
HD
t
SA
A
n
t
HA
Q
n
t
DC
t
CCS
t
SD
t
CKLZ
t
CH2
t
CL2
t
CYC2
t
CD2
L_PORT
ADDRESS
L_PORT
DATA
IN
CLK
R
R/W
R
R_PORT
ADDRESS
R_PORT
DATA
OUT
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C0851V | FLEx36TM 3.3V 32K/64K/128K/256K x 36 Synchronous Dual-Port RAM(FLEx36TM 3.3V 32K/64K/128K/256K x 36同步雙端口RAM) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| CY7C0850AV-133AI | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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