參數(shù)資料
型號(hào)： CY28548ZXCT
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 27/30頁(yè)
文件大?。?/td> 0K
描述： IC CLK CK505 960M/965M 64TSSOP
標(biāo)準(zhǔn)包裝： 2,000
類型： 時(shí)鐘/頻率發(fā)生器
PLL： 是
主要目的： Intel CPU 服務(wù)器
輸入： 時(shí)鐘
輸出： LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 3:22
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-TFSOP （0.240"，6.10mm 寬）
供應(yīng)商設(shè)備封裝： 64-TSSOP
包裝： 帶卷 (TR)
CY28548
........................Document #: 001-08400 Rev ** Page 6 of 30
6
PCI4 / GCLK_SEL
I/O, SE 33 MHz clock output/3.3V-tolerant input for selecting graphic clock source
on pin 13, 14, 17and 18
Sampled on CKPWRGD assertion
7
PCIF0 / ITP_EN
I/O, SE 33 MHz free running clock output / 3.3V LVTTL input to enable SRC8 or
CPU2_ITP (sampled on the CKPWRGD assertion)
1 = CPU2_ITP, 0 = SRC8
8
VSS_PCI
GND
Ground for outputs.
9
VDD_48
PWR
3.3V power supply for outputs and PLL.
10
USB_48 / FSA
I/O
Fixed 48 MHz clock output / 3.3V-tolerant input for CPU frequency selection
Refer to DC Electrical Specifications table for Vil_FS and Vih_FS specifications.
11
VSS_48
GND
Ground for outputs.
12
VDD_IO
PWR
3.3V-1.25V power supply for outputs
13
SRCT0 / DOT96T
O, DIF True 100 MHz differential serial reference clocks / Fixed True 96 MHz clock
output. Selected via GCLK_SEL at CKPWRGD assertion
14
SRCC0 / DOT96C
O, DIF Complementary 100 MHz differential serial reference clocks / Fixed Comple-
mentary 96 MHz clock output. Selected via GCLK_SEL at CKPWRGD assertion
15
VSS_IO
GND
Ground for outputs
16
VDD_PLL3
PWR
3.3V Power supply for PLL3
17
SRCT1 /
LCDT_100/27M_NSS
O, DIF,
SE
True 100 MHz differential serial reference clock output / True 100 MHz LCD
video clock output / Non spread 27 MHz video clock output.
Selected via GCLK_SEL at CKPWRGD assertion
18
SRCC1 /
LCDC_100/27M_SS
O, DIF,
SE
Complementary100 MHz differential serial reference clock output / Comple-
mentary 100 MHz LCD video clock output / Spread 27 MHz video clock output.
Selected via GCLK_SEL at CKPWRGD assertion
19
VSS_PLL3
GND
Ground for PLL3.
20
VDD_PLL3_IO
PWR
3.3V-1.25V power supply for outputs.
21
SRCT2 / SATAT
O, DIF True 100 MHz differential serial reference clock output.
22
SRCC2 / SATAC
O, DIF Complementary 100 MHz differential serial reference clock output.
23
VSS_SRC
GND
Ground for outputs.
24
SRCT3 / CR#_C
I/O,
DIF
True 100 MHz differential serial reference clock output / 3.3V CR #_C/D input
Selected via CR#_C_EN/CR#_D_EN bit located in byte 5 bit 3and 1.
The CR#_C_SEL and CR#_D_SEL bits in byte 5 bit 2 and 0 will select which SRC
to stop when asserted
25
SRCC3 / CR#_D
I/O,
DIF
Complementary 100 MHz differential serial reference clock output / 3.3V CR
#_C/D input
Selected via CR#_C_EN/CR#_D_EN bit located in byte 5 bit 3and 1.
The CR#_C_SEL and CR#_D_SEL bits in byte 5 bit 2 and 0 will select which SRC
to stop when asserted
26
VDD_SRC_IO
PWR
3.3V-1.25V power supply for outputs.
27
SRCT4
O, DIF True 100 MHz differential serial reference clocks.
28
SRCC4
O, DIF Complementary 100 MHz differential serial reference clocks.
29
VSS_SRC
GND
Ground for outputs.
30
SRCT9
O, DIF True 100 MHz differential serial reference clocks.
31
SRCC9
O, DIF Complementary 100 MHz differential serial reference clocks.
TSSOP Pin Definitions (continued)
Pin No.
Name
Type
Description
GCLK_SEL
Pin13
Pin14
Pin17
Pin 18
0
DOT96T DOT96C SRC1T/LCD_100T SRC1C/LCD_100C
1
SRCT0
SRCC0
27M_NSS
27M_SS
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