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參數(shù)資料
| 型號： | CY28548ZXCT |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 2/30頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK CK505 960M/965M 64TSSOP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 類型： | 時鐘/頻率發(fā)生器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服務(wù)器 |
| 輸入： | 時鐘 |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:22 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 400MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TFSOP （0.240"，6.10mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 64-TSSOP |
| 包裝： | 帶卷 (TR) |
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CY28548
......................Document #: 001-08400 Rev ** Page 10 of 30
Control Registers
Byte 0: Control Register 0
Bit
@Pup
Name
Description
7
HW
FS_C
CPU Frequency Select Bit, set by HW
6
HW
FS_B
CPU Frequency Select Bit, set by HW
5
HW
FS_A
CPU Frequency Select Bit, set by HW
4
0
iAMT_EN
Set via SMBus or by combination of PWRDWN, CPU_STP, and PCI_STP
0 = Legacy Mode, 1 = iAMT Enabled
3
0
Reserved
2
0
SRC_Main_SEL
Select source for SRC clock
0 = SRC_MAIN = PLL1, PLL3_CFG Table applies
1 = SRC_MAIN = PLL3, PLL3_CFG Table does not apply
1
0
SATA_SEL
Select source of SATA clock
0 = SATA = SRC_MAIN, 1= SATA = PLL2
0
1
PD_Restore
Save Config. In powerdown
0 = Config. Cleared, 1 = Config. Saved
Byte 1: Control Register 1
Bit
@Pup
Name
Description
7
0
SRC0_SEL
Select for SRC0 or DOT96
0 = SRC0, 1 = DOT96
When GCLK_SEL=0, this bit is 1. When GCLK_SEL=1, this bit is 0
6
0
PLL1_SS_DC
Select for down or center SS
0 = Down spread, 1 = Center spread
5
0
PLL3_SS_DC
Select for down or center SS
0 = Down spread, 1 = Center spread
4
0
PLL3_CFB3
Bit 4:1 only applies when SRC_Main_SEL = 0
SeeTable 8: PLL3 / SE configuration table
3
0
PLL3_CFB2
2
0
PLL3_CFB1
1
PLL3_CFB0
0
1
Reserved
Byte 2: Control Register 2
Bit
@Pup
Name
Description
7
1
REF
Output enable for REF
0 = Output Disabled, 1 = Output Enabled
6
1
USB
Output enable for USB
0 = Output Disabled, 1 = Output Enabled
5
1
PCIF0
Output enable for PCIF0
0 = Output Disabled, 1 = Output Enabled
4
1
PCI4
Output enable for PCI4
0 = Output Disabled, 1 = Output Enabled
3
1
PCI3
Output enable for PCI3
0 = Output Disabled, 1 = Output Enabled
2
1
PCI2
Output enable for PCI2
0 = Output Disabled, 1 = Output Enabled
1
PCI1
Output enable for PCI1
0 = Output Disabled, 1 = Output Enabled
0
1
PCI0
Output enable for PCI0
0 = Output Disabled, 1 = Output Enabled
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