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參數(shù)資料
| 型號： | CS4265-DNZR |
| 廠商： | Cirrus Logic Inc |
| 文件頁數(shù)： | 18/46頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CODEC 24BIT 104DB 32-QFN |
| 標準包裝： | 6,000 |
| 類型： | 立體聲音頻 |
| 數(shù)據(jù)接口： | 串行 |
| 分辨率（位）： | 24 b |
| ADC / DAC 數(shù)量： | 2 / 2 |
| 三角積分調(diào)變： | 是 |
| 動態(tài)范圍，標準 ADC / DAC (db)： | 104 / 104 |
| 電壓 - 電源，模擬： | 3.13 V ~ 5.25 V |
| 電壓 - 電源，數(shù)字： | 3.13 V ~ 5.25 V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-QFN |
| 供應(yīng)商設(shè)備封裝： | 32-QFN 裸露焊盤（5x5） |
| 包裝： | 帶卷 (TR) |
| 配用： | 598-1001-ND - BOARD EVAL FOR CS4265 CODEC |
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DS657F3
25
CS4265
In both Master and Slave Modes, the external MCLK must be divided down based on the MCLK/LRCK
ratio to achieve a post-divider MCLK/LRCK ratio of 256x for SSM, 128x for DSM, or 64x for QSM. Table 3
lists the appropriate dividers.
4.2.2
Master Mode
As a clock master, LRCK and SCLK will operate as outputs. LRCK and SCLK are internally derived from
MCLK with LRCK equal to Fs and SCLK equal to 64 x Fs as shown in Figure 10.
4.2.3
Slave Mode
In Slave Mode, SCLK and LRCK operate as inputs. The Left/Right clock signal must be equal to the sam-
ple rate, Fs, and must be synchronously derived from the supplied master clock, MCLK.
The serial bit clock, SCLK, must be synchronously derived from the master clock, MCLK, and be equal to
128x, 64x, 48x or 32x Fs, depending on the desired speed mode. Refer to Table 4 for required clock ra-
tios.
4.3
High-Pass Filter and DC Offset Calibration
When using operational amplifiers in the input circuitry driving the CS4265, a small DC offset may be driven
into the A/D converter. The CS4265 includes a high-pass filter after the decimator to remove any DC offset
MCLK/LRCK Ratio
MCLK Dividers
64x
--
÷1
96x
--
÷1.5
128x
-÷1
÷2
192x
-÷1.5
÷3
256x
÷1
÷2
÷4
384x
÷1.5
÷3
-
512x
÷2
÷4
-
768x
÷3
-
1024x
÷4
-
Mode
SSM
DSM
QSM
Table 3. MCLK Dividers
Single-Speed
Double-Speed
Quad-Speed
SCLK/LRCK Ratio
32x, 48x, 64x, 128x
32x, 48x, 64x
Table 4. Slave Mode Serial Bit Clock Ratios
÷256
÷128
÷64
÷4
÷2
÷1
00
01
10
00
01
10
LRCK
SCLK
000
001
010
÷1
÷1.5
÷2
011
100
÷3
÷4
MCLK
FM Bits
MCLK Freq Bits
Figure 10. Master Mode Clocking
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PDF描述 |
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