Logic ‘0’ = DGND = AGND = 0 V; Logic ‘1’ = VL, C
參數(shù)資料
型號(hào)： CS4265-DNZR
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 11/46頁(yè)
文件大?。?/td> 0K
描述： IC CODEC 24BIT 104DB 32-QFN
標(biāo)準(zhǔn)包裝： 6,000
類型： 立體聲音頻
數(shù)據(jù)接口： 串行
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 是
動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 104 / 104
電壓 - 電源，模擬： 3.13 V ~ 5.25 V
電壓 - 電源，數(shù)字： 3.13 V ~ 5.25 V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 32-QFN
供應(yīng)商設(shè)備封裝： 32-QFN 裸露焊盤（5x5）
包裝： 帶卷 (TR)
配用： 598-1001-ND - BOARD EVAL FOR CS4265 CODEC
DS657F3
19
CS4265
SWITCHING CHARACTERISTICS - SERIAL AUDIO PORT
Logic ‘0’ = DGND = AGND = 0 V; Logic ‘1’ = VL, CL = 20 pF. (Note 23)
23. See Figures 3 and 4 on page 20.
Parameter
Symbol
Min
Typ
Max
Unit
Sample Rate
Single-Speed Mode
Double-Speed Mode
Quad-Speed Mode
Fs
4
50
100
-
50
100
200
kHz
MCLK Specifications
MCLK Frequency
fmclk
1.024
-
51.200
MHz
MCLK Input Pulse Width High/Low
tclkhl
8-
-
ns
MCLK Output Duty Cycle
45
50
55
%
Master Mode
LRCK Duty Cycle
-
50
-
%
SCLK Duty Cycle
-
50
-
%
SCLK falling to LRCK edge
tslr
-10
-
10
ns
SCLK falling to SDOUT valid
tsdo
0
-
36
ns
SDIN valid to SCLK rising setup time
tsdis
16
-
ns
SCLK rising to SDIN hold time
tsdih
20
-
ns
Slave Mode
LRCK Duty Cycle
405060
%
SCLK Period
Single-Speed Mode
Double-Speed Mode
Quad-Speed Mode
tsclkw
-
ns
SCLK Pulse Width High
tsclkh
30
-
ns
SCLK Pulse Width Low
tsclkl
48
-
ns
SCLK falling to LRCK edge
tslr
-10
-
10
ns
SCLK falling to SDOUT valid
tsdo
0
-
36
ns
SDIN valid to SCLK rising setup time
tsdis
16
-
ns
SCLK rising to SDIN hold time
tsdih
20
-
ns
10
9
128
Fs
---------------------
10
9
64
Fs
------------------
10
9
64
Fs
------------------
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PDF描述
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