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參數(shù)資料
| 型號(hào)： | BUS-65164-110S |
| 廠商： | DATA DEVICE CORP |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 2 CHANNEL(S), 1M bps, MIL-STD-1553 CONTROLLER, CDFP70 |
| 封裝： | 1.900 X 1 INCH, 0.215 INCH HEIGHT, FP-70 |
| 文件頁(yè)數(shù)： | 18/40頁(yè) |
| 文件大小： | 349K |
| 代理商： | BUS-65164-110S |
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25
,
,
t1
t11
t2
t4
t5
t8
t6
t9
valid
t3
DT_REQ
DT_GRT
DT_ACK
WR
(SEE NOTE 1)
CS
(SEE NOTE 1)
A05-A01
DB15-DB00
ADDRESS
WINDOW
(SEE NOTE 1)
t10
,
,
,
valid
,
t7
NIN
MAX
15.1
SYMBOL
112
TYP
UNITS
t1(@12MHz)
DT_ACK HIGH DELAY TO ADDRESS, WRT, CS TRI-STATE (Note 1)
DMA REQUEST TO DMA GRANT
s
t1(@16MHz)
DMA REQUEST TO DMA GRAN)
s
ns
t5(@12MHz)
t2
DT_ACK LOW DELAY TO CS LOW
DMA GRANT PULSE WIDTH
ns
t3
DMA GRANT DELAY TO DMA ACKNOWLEDGE
ns
t4
ns
DT_ACK PULSE WIDTH
ns
t5(@16MHz)
70
DT_ACK LOW DELAY TO CS LOW
ns
115
t6
DT_ACK LOW DELAY TO ADDRESS, WRT, CS, ENABLED (Note 1
ns
t7(@12MHz)
DATA VALID SETUP TIME TO RISING EDGE OF CS
ns
t7(@16MHz)
DATA VALID SETUP TIME TO RISING EDGE OF CS
ns
t8(@12MHz)
45
CS LOW PULSE WIDTH
ns
t8(@16MHz)
CS LOW PULSE WIDTH
ns
t9(@12MHz)
DATA HOLD TIME FOLLOWING CS HIGH
ns
t10
DT_REQ HIGH DELAY TO ADDRESS UPDATE (Note 1)
ns
15.3
130
485
515
50
95
35
180
240
315
345
360
390
0
60
FIGURE 11. DMA READ 16-BIT
Note:
1)Diagram assumes ADDR_ENA is set to logic “0”" If is was set to logic “1”, then A13-A00, CS, and WRT would normally be high impedance until activated by DT_ACK as
shown by “ADDRESS WINDOW” timing.
DESCRIPTION
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PDF描述 |
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