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參數(shù)資料
| 型號： | ADUC7024BSTZ62-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 14/104頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 12BIT 1MSPS UART 64-LQFP |
| 設計資源： | Sensing Low-g Acceleration Using ADXL345 Digital Accelerometer Connected to ADuC7024 (CN0133) |
| 標準包裝： | 1,500 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 44MHz |
| 連通性： | EBI/EMI，I²C，SPI，UART/USART |
| 外圍設備： | PLA，PWM，PSM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 30 |
| 程序存儲器容量： | 64KB（32K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 2K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 10x12b; D/A 2x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 64-LQFP |
| 包裝： | 帶卷 (TR) |
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Data Sheet
ADuC7019/20/21/22/24/25/26/27/28/29
Rev. F | Page 17 of 104
Table 7. SPI Master Mode Timing (Phase Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
tSL
SCLK low pulse width1
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width1
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLK edge
25
ns
tDOSU
Data output setup before SCLK edge
75
ns
tDSU
Data input setup time before SCLK edge2
1 × tUCLK
ns
tDHD
Data input hold time after SCLK edge2
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLK rise time
5
12.5
ns
tSF
SCLK fall time
5
12.5
ns
2 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider; see Figure 67.
0
4955
-0
56
SCLK
(POLARITY = 0)
SCLK
(POLARITY = 1)
tSH
tSL
tSR
tSF
MOSI
MSB
BITS 6 TO 1
LSB
MISO
MSB IN
BITS 6 TO 1
LSB IN
tDR
tDF
tDAV
tDOSU
tDSU
tDHD
Figure 16. SPI Master Mode Timing (Phase Mode = 0)
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
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