Serial Peripheral Interface (SPI) Port—Master Timing Table 20 and Figure 21 describe SPI port master operations. Table 2" />
參數(shù)資料
型號： ADSP-2191MBCA-140
廠商： Analog Devices Inc
文件頁數(shù)： 30/48頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 144MBGA
標(biāo)準(zhǔn)包裝： 1
系列： ADSP-21xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SPI，SSP，UART
時鐘速率： 140MHz
非易失內(nèi)存： 外部
芯片上RAM： 160kB
電壓 - 輸入/輸出： 3.00V，3.30V
電壓 - 核心： 2.50V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 144-LFBGA
供應(yīng)商設(shè)備封裝： 144-迷你型BGA
包裝： 托盤
ADSP-2191M
–36–
REV. A
Serial Peripheral Interface (SPI) Port—Master Timing
Table 20 and Figure 21 describe SPI port master operations.
Table 20. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
Min
Max
Unit
Switching Characteristics
t
SDSCIM
SPIxSEL Low to First SCLK edge (x=0 or 1)
2t
HCLK –3
ns
t
SPICHM
Serial Clock High Period
2t
HCLK –3
ns
t
SPICLM
Serial Clock Low Period
2t
HCLK –3
ns
t
SPICLK
Serial Clock Period
4t
HCLK –1
ns
t
HDSM
Last SCLK Edge to
SPIxSEL High (x=0 or 1)
2t
HCLK –3
ns
t
SPITDM
Sequential Transfer Delay
2t
HCLK –2
ns
t
DDSPID
SCLK Edge to Data Output Valid (Data Out Delay)
0
6
ns
t
HDSPID
SCLK Edge to Data Output Invalid (Data Out Hold)
0
5
ns
Timing Requirements
t
SSPID
Data Input Valid to SCLK Edge (Data Input Setup)
8
ns
t
HSPID
SCLK Sampling Edge to Data Input Invalid (Data In Hold)
1
ns
Figure 21. Serial Peripheral Interface (SPI) Port—Master Timing
tHSPID
tHDSPID
LSB
MSB
tHSPID
tDDSPID
MOSI
(OUTPUT)
MISO
(INPUT)
SPIxSEL
(OUTPUT)
(x = 0 or 1)
SCLK
(CPOL = 0)
(OUTPUT)
SCLK
(CPOL = 1)
(OUTPUT)
tSPICHM
tSPICLM
tSPICLK
tSPICHM
tHDSM
tSPITDM
tHDSPID
LSB
VALID
LSB
MSB
VALID
tHSPID
tDDSPID
MOSI
(OUTPUT)
MISO
(INPUT)
tSSPID
CPHA = 0
MSB
VALID
tSDSCIM
tSSPID
LSB
VALID
CPHA = 1
tSSPID
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