參數(shù)資料
型號(hào)： ADSP-21161N
廠商： Analog Devices, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： DSP Microcomputer
中文描述： DSP微機(jī)
文件頁數(shù)： 39/60頁
文件大?。?/td> 1019K
代理商： ADSP-21161N
–39–
REV. A
ADSP-21161N
SDRAM Interface – Bus Master
Use these specifications for ADSP-21161N bus master accesses
of SDRAM:
SDRAM Interface – Bus Slave
These timing requirements allow a bus slave to sample the bus
master’s SDRAM command and detect when a refresh occurs:
Table 25. SDRAM Interface
–
Bus Master
Parameter
Timing Requirements
t
SDSDK
t
HDSDK
Min
Max
Unit
Data Setup Before SDCLK
Data Hold After SDCLK
2.0
2.3
ns
ns
Switching Characteristics
t
DSDK1
t
SDK
t
SDKH
t
SDKL
t
DCADSDK
First SDCLK Rise Delay After CLKIN
1,
2
SDCLK Period
SDCLK Width High
SDCLK Width Low
Command, Address, Data, Delay After
SDCLK
3
Command, Address, Data, Hold After
SDCLK
3
Data Three-State After SDCLK
4
Data Enable After SDCLK
5
Command Three-State After CLKIN
Command Enable After CLKIN
SDCLK Three-State After CLKIN
SDCLK Enable After CLKIN
Address Three-State After CLKIN
Address Enable After CLKIN
0.75t
CCLK
+ 1.5
t
CCLK
4
4
0.75t
CCLK
+ 8.0
2
×
t
CCLK
0.25t
CCLK
+2.5
ns
ns
ns
ns
ns
t
HCADSDK
2.0
ns
t
SDTRSDK
t
SDENSDK
t
SDCTR
t
SDCEN
t
SDSDKTR
t
SDSDKEN
t
SDATR
t
SDAEN
0.5t
CCLK
+ 2.0
ns
ns
ns
ns
ns
ns
ns
ns
0.75t
CCLK
0.5t
CCLK
–1.5
2
0
1
0.25 t
CCLK
5
0.4
0.5t
CCLK
+ 6.0
5
3
4
0.25t
CCLK
+7.2
1
For the second, third, and fourth rising edges of SDCLK delay from CLKIN, add appropriate number of SDCLK period to the t
DSDK1
and t
SSDKC1
values,
depending upon the SDCKR value and the core clock to CLKIN ratio.
2
Subtract t
CCLK
from result if value is greater than or equal to t
CCLK
.
3
Command = SDCKE,
MSx
, DQM,
RAS
,
CAS
, SDA10, and
SDWE
4
SDRAM Controller adds one SDRAM CLK three-stated cycle delay on a read, followed by a write.
5
Valid when DSP transitions to SDRAM master from SDRAM slave.
Table 26. SDRAM Interface
–
Bus Slave
Parameter
Timing Requirements
t
SSDKC1
Min
Max
Unit
First SDCLK Rise
after CLKOUT
1, 2, 3
Command Setup
before SDCLK
4
Command Hold
after SDCLK
4
SDCK
t
CCLK
0.5t
CCLK
0.5
SDCKR
t
CCLK
0.25t
CCLK
+ 2.0
ns
t
SCSDK
2
ns
t
HCSDK
1
ns
1
For the second, third, and fourth rising edges of SDCLK delay from CLKOUT, add appropriate number of SDCLK period to the t
DSDK1
and t
SSDKC1
values, depending upon the SDCKR value and the Core clock to CLKOUT ratio.
2
SDCKR = 1 for SDCLK equal to core clock frequency and SDCKR = 2 for SDCLK equal to half core clock frequency.
3
Subtract t
CCLK
from result if value is greater than or equal to t
CCLK
.
4
Command = SDCKE,
RAS
,
CAS
, and
SDWE
.
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PDF描述
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