Three-State Timing—Bus Master, Bus Slave See Table 17 and Figure 20. These specifications show how the memory interface" />
參數(shù)資料
型號(hào)： ADSP-21160NKB-100
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 24/48頁(yè)
文件大小： 0K
描述： IC DSP CONTROLLER 32BIT 400BGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 100MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.90V
工作溫度： 0°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤(pán)
ADSP-21160N
–30–
REV. 0
Three-State Timing—Bus Master, Bus Slave
See Table 17 and Figure 20. These specifications show how the
memory interface is disabled (stops driving) or enabled (resumes
driving) relative to CLKIN and the
SBTS pin. This timing is
applicable to bus master transition cycles (BTC) and host tran-
sition cycles (HTC) as well as the
SBTS pin.
Table 17. Three-State Timing—Bus Master, Bus Slave
Parameter
Min
Max
Unit
Timing Requirements
tSTSCK
SBTS Setup Before CLKIN
6
ns
tHTSCK
SBTS Hold After CLKIN
2
ns
Switching Characteristics
tMIENA
Address/Select Enable After CLKIN
1.5
9
ns
tMIENS
Strobes Enable After CLKIN
1
1.5
9
ns
tMIENHG
HBG Enable After CLKIN
1.5
9
ns
tMITRA
Address/Select Disable After CLKIN
0.5
9
ns
tMITRS
Strobes Disable After CLKIN
0.25tCCLK – 4
0.25tCCLK+1.5
ns
tMITRHG
HBG Disable After CLKIN
0.5
8
ns
tDATEN
Data Enable After CLKIN
3
0.25tCCLK + 1
0.25tCCLK +7
ns
tDATTR
Data Disable After CLKIN
0.5
5
ns
tACKEN
ACK Enable After CLKIN
1.5
9
ns
tACKTR
ACK Disable After CLKIN
1.5
5
ns
tCDCEN
CLKOUT Enable After CLKIN
0.5
9
ns
tCDCTR
CLKOUT Disable After CLKIN
tCCLK –3
tCCLK+1
ns
tATRHBG
Address,
MSx Disable Before HBG Low
1.5tCK–6
1.5tCK + 5
ns
tSTRHBG
RDx, WRx, DMAGx Disable Before HBG Low
tCK + 0.25tCCLK –6
tCK + 0.25tCCLK + 5
ns
tPTRHBG
Page Disable Before
HBG Low
tCK –6
tCK + 5
ns
tBTRHBG
BMS Disable Before HBG Low
0.5tCK –6.5
0.5tCK + 1.5
ns
tMENHBG
Memory Interface Enable After
HBG High4
tCK –5
tCK+6
ns
1 Strobes =
RDx, WRx, DMAGx.
2 If access aborted by
SBTS, then strobes disable before CLKIN [0.25tCCLK + 1.5 (min.), 0.25tCCLK + 5 (max.)]
3 In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
4 Memory Interface = Address,
RDx, WRx, MSx, PAGE, DMAGx, and BMS (in EPROM boot mode).
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PDF描述
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