Memory Read—Bus Master See Table 10 and Figure 13. Use these specifications for asyn- chronous interfacing to memories " />
參數(shù)資料
型號： ADSP-21160NKB-100
廠商： Analog Devices Inc
文件頁數(shù)： 14/48頁
文件大小： 0K
描述： IC DSP CONTROLLER 32BIT 400BGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 100MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.90V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤
–21–
REV. 0
ADSP-21160N
Memory Read—Bus Master
See Table 10 and Figure 13. Use these specifications for asyn-
chronous interfacing to memories (and memory-mapped
peripherals) without reference to CLKIN. These specifications
apply when the ADSP-21160N is the bus master accessing
external memory space in asynchronous access mode. Note that
timing for ACK, DATA,
RDx, WRx, and DMAGx strobe timing
parameters only applies to asynchronous access mode.
Table 10. Memory Read—Bus Master
Parameter
Min
Max
Unit
Timing Requirements
tDAD
Address,
CIF, Selects Delay to Data Valid1, 2
tCK – 0.25tCCLK –11+ W
ns
tDRLD
RDx Low to Data Valid1
tCK –0.5tCCLK +W
ns
tHDA
Data Hold from Address, Selects
3
0ns
tSDS
Data Setup to
RDx High1
8ns
tHDRH
Data Hold from
RDx High3
1ns
tDAAK
ACK Delay from Address, Selects
tCK –0.5tCCLK –12+W
ns
tDSAK
ACK Delay from
RDx Low4
tCK –0.75tCCLK –11+ W
ns
tSAKC
ACK Setup to CLKIN
4
0.5tCCLK+3
ns
tHAKC
ACK Hold After CLKIN
1
ns
Switching Characteristics
tDRHA
Address,
CIF, Selects Hold After RDx High 0.25t
CCLK –1 + H
ns
tDARL
Address,
CIF, Selects to RDx Low2
0.25tCCLK –3
ns
tRW
RDx Pulsewidth
tCK –0.5tCCLK –1+W
ns
tRWR
RDx High to WRx, RDx, DMAGx Low
0.5tCCLK –1+HI
ns
W = (number of wait states specified in WAIT register)
tCK.
HI = tCK (if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
H = tCK (if an address hold cycle occurs as specified in WAIT register; otherwise H = 0).
1 Data Delay/Setup: User must meet tDAD, tDRLD, or tSDS.
2 The falling edge of
MSx, BMS is referenced.
3 Data Hold: User must meet tHDA or tHDRH in asynchronous access mode. See Example System Hold Time Calculation on Page 41 for the calculation of
hold times given capacitive and dc loads.
4 ACK Delay/Setup: User must meet tDAAK, tDSAK, or tSAKC for deassertion of ACK (Low), all three specifications must be met for assertion of ACK (High).
Figure 13. Memory Read—Bus Master
WRx
ACK
DATA
RDx
tDARL
tRW
tDAD
tDAAK
tHDRH
tHDA
tRWR
tDRLD
tDRHA
tDSAK
tSDS
tSAKC
tHAKC
CLKIN
DMAGx
ADDRESS
MSx, CIF
BMS
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