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參數(shù)資料
| 型號： | AD9515BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 5/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK DIST 2OUT PLL 32LFCSP |
| 設(shè)計資源： | Low Jitter Sampling Clock Generator for High Performance ADCs Using AD9958/9858 and AD9515 (CN0109) |
| 標(biāo)準(zhǔn)包裝： | 1,500 |
| 類型： | 扇出緩沖器（分配），除法器 |
| PLL： | 無 |
| 輸入： | 時鐘 |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.6GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 32-LFCSP-VQ（5x5） |
| 包裝： | 帶卷 (TR) |
| 配用： | AD9515/PCBZ-ND - BOARD EVAL CLOCK 2CH AD9515 |
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Data Sheet
AD9515
Rev. A | Page 13 of 28
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
1
VS
2
CLK
3
CLKB
4
VS
5
SYNCB
6
VREF
7
S10
8
S9
18 OUT1B
19 OUT1
20 VS
21 VS
22 OUT0B
23 OUT0
24 VS
17 VS
9
S8
10
S7
11
S6
13
S4
15
S2
14
S3
16
S1
12
S5
26
VS
27
DNC
28
DNC
29
VS
30
VS
25
S0
TOP VIEW
(Not to Scale)
AD9515
31
GND
32
RSET
05597-005
Figure 6. 32-Lead LFCSP Pin Configuration
05597-006
1
32
8
9
25
24
16
17
THE EXPOSED PADDLE
IS AN ELECTRICAL AND
THERMAL CONNECTION
EXPOSED PAD
(BOTTOM VIEW)
GND
Figure 7. Exposed Paddle
Note that the exposed paddle on this package is an electrical connection as well as a thermal enhancement. For the device to
function properly, the paddle must be soldered to a PCB land that functions as both a heat dissipation path as well as an electrical
ground (analog).
Table 9. Pin Function Descriptions
Pin No.
Mnemonic
Description
1, 4, 17, 20, 21, 24, 26, 29, 30
VS
Power Supply (3.3 V).
2
CLK
Clock Input.
3
CLKB
Complementary Clock Input. Used in conjunction with CLK.
5
SYNCB
Used to Synchronize the Outputs; Active Low Signal.
6
VREF
Provides 2/3 V
S Reference Voltage for Use with Programming Pins S0 to S10.
25, 16, 15, 14, 13, 12, 11, 10, 9,
8, 7
S0 to S10
Programming Pins. These pins determine the operation of the AD9515; 4-state logic.
18
OUT1B
Complementary LVDS/Inverted CMOS Output. Includes a delay block.
19
OUT1
LVDS/CMOS Output. Includes a delay block.
22
OUT0B
Complementary LVPECL Output.
23
OUT0
LVPECL Output.
27, 28
DNC
Do Not Connect.
31, Exposed Paddle
GND
Ground. The exposed paddle on the back of the chip is also GND.
32
RSET
Current Sets Resistor to Ground. Nominal value = 4.12 k.
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PDF描述 |
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