參數(shù)資料
型號： AD9515BCPZ-REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 23/28頁
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描述： IC CLOCK DIST 2OUT PLL 32LFCSP
設計資源： Low Jitter Sampling Clock Generator for High Performance ADCs Using AD9958/9858 and AD9515 (CN0109)
標準包裝： 1,500
類型： 扇出緩沖器（分配），除法器
PLL： 無
輸入： 時鐘
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1.6GHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應商設備封裝： 32-LFCSP-VQ（5x5）
包裝： 帶卷 (TR)
配用： AD9515/PCBZ-ND - BOARD EVAL CLOCK 2CH AD9515
AD9515
Data Sheet
Rev. A | Page 4 of 28
TIMING CHARACTERISTICS
CLK input slew rate = 1 V/ns or greater.
Table 3.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL
Termination = 50 to V
S 2 V
Output Rise Time, t
RP
60
100
ps
20% to 80%, measured differentially
Output Fall Time, t
FP
60
100
ps
80% to 20%, measured differentially
PROPAGATION DELAY, t
PECL, CLK-TO-LVPECL OUT
Divide = 1
355
480
635
ps
Divide = 2 32
395
530
710
ps
Variation with Temperature
0.5
ps/°C
OUTPUT SKEW, LVPECL OUTPUT
LVPECL OUT Across Multiple Parts, t
SKP_AB3
125
ps
LVDS
Termination = 100 differential
Output Rise Time, t
RL
200
350
ps
20% to 80%, measured differentially
Output Fall Time, t
FL
210
350
ps
80% to 20%, measured differentially
PROPAGATION DELAY, t
LVDS, CLK-TO-LVDS OUT
Delay off on OUT4
OUT3 to OUT4
Divide = 1
1.00
1.25
1.55
ns
Divide = 2 32
1.05
1.30
1.60
ns
Variation with Temperature
0.9
ps/°C
OUTPUT SKEW, LVDS OUTPUT
Delay off on OUT4
LVDS OUT Across Multiple Parts, t
SKV_AB
230
ps
CMOS
B outputs are inverted; termination = open
Output Rise Time, t
RC
650
865
ps
20% to 80%; C
LOAD = 3 pF
Output Fall Time, t
FC
650
990
ps
80% to 20%; C
LOAD = 3 pF
PROPAGATION DELAY, t
CMOS, CLK-TO-CMOS OUT
Delay off on OUT4
Divide = 1
1.10
1.45
1.75
ns
Divide = 2 32
1.15
1.50
1.80
ns
Variation with Temperature
1
ps/°C
OUTPUT SKEW, CMOS OUTPUT
Delay off on OUT4
CMOS OUT Across Multiple Parts, t
SKC_AB
300
ps
LVPECL-TO-LVDS OUT
Everything the same; different logic type
Output Delay, t
SKP_V
700
970
1150
ps
LVPECL to LVDS on same part
LVPECL-TO-CMOS OUT
Everything the same; different logic type
Output Delay, t
SKP_C
0.88
1.14
1.43
ns
LVPECL to CMOS on same part
DELAY ADJUST (OUT2; LVDS AND CMOS)
S0 = 1/3
Zero Scale Delay Time2
0.34
ns
Zero Scale Variation with Temperature
0.20
ps/°C
Full Scale Time Delay2
1.7
ns
Full Scale Variation with Temperature
0.38
ps/°C
S0 = 2/3
Zero Scale Delay Time2
0.45
ns
Zero Scale Variation with Temperature
0.31
ps/°C
Full Scale Time Delay2
5.9
ns
Full Scale Variation with Temperature
1.3
ps/°C
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PDF描述
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