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參數(shù)資料
| 型號： | AD9484BCPZRL7-500 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 11/24頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 8BIT 500MSPS 56LFCSP |
| 標準包裝： | 750 |
| 位數(shù)： | 8 |
| 采樣率（每秒）： | 500M |
| 數(shù)據(jù)接口： | 串行，SPI? |
| 轉(zhuǎn)換器數(shù)目： | 1 |
| 功率耗散（最大）： | 720mW |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 56-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 56-LFCSP-VQ（8x8） |
| 包裝： | 帶卷 (TR) |
| 輸入數(shù)目和類型： | 1 個差分，雙極 |
AD9484
Rev. A | Page 19 of 24
Table 10. Serial Timing Definitions
Parameter
Minimum (ns)
Description
tDS
5
Setup time between the data and the rising edge of SCLK
tDH
2
Hold time between the data and the rising edge of SCLK
tCLK
40
Period of the clock
tS
5
Setup time between CSB and SCLK
tH
2
Hold time between CSB and SCLK
tHIGH
16
Minimum period that SCLK should be in a logic high state
tLOW
16
Minimum period that SCLK should be in a logic low state
tEN_SDIO
1
Minimum time for the SDIO pin to switch from an input to an output relative to the SCLK falling
edge (not shown in Figure 39)
tDIS_SDIO
5
Minimum time for the SDIO pin to switch from an output to an input relative to the SCLK rising
edge (not shown in Figure 39)
Table 11. Output Data Format
Input (V)
Condition (V)
Offset Binary Output Mode, D7± to D0±
Twos Complement Mode, D7± to D0±
OR±
VIN+ VIN
< 0.75 0.5 LSB
0000 0000
1000 0000
1
VIN+ VIN
= 0.75
0000 0000
1000 0000
0
VIN+ VIN
= 0
1000 0000
0000 0000
0
VIN+ VIN
= 0.75
1111 1111
0111 1111
0
VIN+ VIN
> 0.75 + 0.5 LSB
1111 1111
0111 1111
1
相關(guān)PDF資料 |
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