參數(shù)資料
型號(hào)： AD9230BCPZ-170
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 32/32頁(yè)
文件大?。?/td> 0K
描述： IC ADC 12BIT 170MSPS 56-LFCSP
標(biāo)準(zhǔn)包裝： 1
位數(shù)： 12
采樣率（每秒）： 170M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 371mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 56-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 56-LFCSP-VQ（8x8）
包裝： 托盤
輸入數(shù)目和類型： 1 個(gè)差分，單極
AD9230
Rev. 0 | Page 9 of 32
PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS
PIN 1
INDICATOR
1
D3–
2
D3+
3
D4–
4
D4+
5
D5–
6
D5+
7
DRVDD
8
DRGND
9
D6–
10
D6+
11
D7–
12
D7+
13
D8–
14
D8+
35 VIN+
36 VIN–
37 AVDD
38 AVDD
39 AVDD
40 CML
41 AVDD
42 AVDD
34 AVDD
33 AVDD
32 AVDD
31 RBIAS
30 AVDD
29 PWDN
15
D
9–
16
D
9+
17
D
10
–
19
(M
S
B
)
D
11
–
21
O
R
–
20
(M
S
B
)
D
11
+
22
O
R
+
23
D
R
G
N
D
24
D
R
V
D
25
S
D
IO
/D
C
S
26
S
C
L
K
/D
F
S
27
C
S
B
28
R
E
S
E
T
18
D
10
+
45
C
L
K
–
46
A
V
D
47
D
R
V
D
48
D
R
G
N
D
49
D
C
O
–
50
D
C
O
+
51
D
0–
(L
S
B
)
52
D
0+
(L
S
B
)
53
D
1–
54
D
1+
44
C
L
K
+
43
A
V
D
TOP VIEW
(Not to Scale)
PIN 0 (EXPOSED PADDLE) = AGND
AD9230
55
D
2–
56
D
2+
06
00
2-
0
04
Figure 4. Single Data Rate Mode
Table 7. Single Data Rate Mode Pin Function Descriptions
Pin No.
Mnemonic
Description
30, 32 to 34, 37 to 39,
41 to 43, 46
AVDD
1.8 V Analog Supply.
7, 24, 47
DRVDD
1.8 V Digital Output Supply.
0
AGND1
Analog Ground.
8, 23, 48
Digital Output Ground.
35
VIN+
Analog Input—True.
36
VIN
Analog Input—Complement.
40
CML
Common-Mode Output Pin. Enabled through the SPI, this pin provides a reference for the
optimized internal bias voltage for VIN+/VIN.
44
CLK+
Clock Input—True.
45
CLK
Clock Input—Complement.
31
RBIAS
Set Pin for Chip Bias Current. (Place 1% 10 kΩ resistor terminated to ground.) Nominally 0.5 V.
28
RESET
CMOS-Compatible Chip Reset (Active Low).
25
SDIO/DCS
Serial Port Interface (SPI) Data Input/Output (Serial Port Mode); Duty Cycle Stabilizer Select
(External Pin Mode).
26
SCLK/DFS
Serial Port Interface Clock (Serial Port Mode); Data Format Select Pin (External Pin Mode).
27
CSB
Serial Port Chip Select (Active Low).
29
PWDN
Chip Power-Down.
49
DCO
Data Clock Output—Complement.
50
DCO+
Data Clock Output—True.
51
D0
D0 Complement Output Bit (LSB).
52
D0+
D0 True Output Bit (LSB).
53
D1
D1 Complement Output Bit.
54
D1+
D1 True Output Bit.
55
D2
D2 Complement Output Bit.
56
D2+
D2 True Output Bit.
1
D3
D3 Complement Output Bit.
2
D3+
D3 True Output Bit.
3
D4
D4 Complement Output Bit.
4
D4+
D4 True Output Bit.
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PDF描述
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