tDMD MCLK Recommended Duty " />
參數(shù)資料
型號(hào)： AD1953YSTZRL
廠商： Analog Devices Inc
文件頁數(shù)： 32/36頁
文件大小： 0K
描述： IC DSP DAC AUDIO3CH/26BIT 48LQFP
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 2,000
系列： SigmaDSP®
位數(shù)： 26
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 3
電壓電源： 模擬和數(shù)字
功率耗散（最大）： 540mW
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
供應(yīng)商設(shè)備封裝： 48-LQFP（7x7）
包裝： 帶卷 (TR)
輸出數(shù)目和類型： 6 電壓，單極
采樣率（每秒）： 48k
REV. 0
–5–
AD1953
DIGITAL TIMING
Parameter
Min
Typ
Max
Unit
tDMD
MCLK Recommended Duty Cycle @ 12.288 MHz (256 fS Mode)
45
55
%
tDMD
MCLK Recommended Duty Cycle @ 24.576 MHz (512 fS Mode)
40
60
%
tDMD
MCLK Delay (All Mode)
25
ns
tDBH
BCLK Low Pulsewidth
10
ns
tDBH
BCLK High Pulsewidth
10
ns
tDBD
BCLK Delay (to BCLKO)
25
ns
tDLS
LRCLK Setup
0
ns
tDLH
LRCLK Hold
10
ns
tDLD
LRCLK Delay (to LRCLKO)
25
ns
tDDS
SDATA Setup
0
ns
tDDH
SDATA Hold
10
ns
tDDD
SDATA Delay (to SDATAO)
25
ns
tTFS
TDMFS Delay (from MCLK)
35
ns
tTBS
TDMBC Delay (from MCLK)
35
ns
tTOS
TDMO Delay (from TDMBC)
5
ns
tCCL
CCLK Low Pulsewidth
12
ns
tCCH
CCLK High Pulsewidth
12
ns
tCLS
CLATCH Setup
10
ns
tCLH
CLATCH Hold
10
ns
tCLD
CLATCH High Pulsewidth
10
ns
tCDS
CDATA Setup
0
ns
tCDH
CDATA Hold
10
ns
tCOD
COUT Delay
35
ns
tCOH
COUT Hold
2
ns
tDCD
DCSOUT Delay
35
ns
tDCH
DCSOUT Hold
2
ns
tPDRP
PD/RST Low Pulsewidth
5
ns
Specifications subject to change without notice.
DIGITAL FILTER CHARACTERISTICS at 44.1 kHz
Parameter
Min
Typ
Max
Unit
Pass-Band Ripple
±0.01
dB
Stop-Band Attenuation
70
dB
Pass Band
20
kHz
0.4535
fS
Stop Band
24
kHz
0.5442
fS
Group Delay
24.625/fS
sec
Specifications subject to change without notice.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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