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參數(shù)資料
| 型號(hào)： | A42MX16-2BG100I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 40MX and 42MX FPGA Families |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁(yè)數(shù)： | 52/120頁(yè) |
| 文件大?。?/td> | 854K |
| 代理商： | A42MX16-2BG100I |
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37
4958B–AUTO–11/10
Atmel ATA6285/ATA6286 [Preliminary]
3.7.8.1
Clock Prescaler Register – CLPR
Bit 7 - CLPCE: CLock Prescaler Change Enable Bit
The CLPCE bit must be written to logic one to enable change of the CLTPS[2..0] bits and
CLKPS[2..0] bits. The CLPCE bit is only updated when the other bits in CLKPR are simultane-
ously written to zero. CLPCE is cleared by hardware four cycles after it is written or when
CLTPS[2..0] bits and CLKPS[2..0] bits are written. Rewriting the CLPCE bit within this time-out
period does neither extend the time-out period, nor clear the CLPCE bit.
Bit 6 - Res: Reserved Bit
This bit is a reserved bit at the ATA6289 and will always read as zero.
Bits 5..3 - CLTPS2..0: CLock Timer Prescaler Select Bits 2 - 0
These bits select the timer output clock (CLT) of the Timer Clock Prescaler as shown in Table
Bits 2..0 - CLKPS2..0: CLocK System Prescaler Select Bits 2 - 0
These bits select the system output clock (CLK) of the System Clock Prescaler, show in Table
Bit
76
54321
0
CLPCE
-
CLTPS2 CLTPS1 CLTPS0 CLKPS2 CLKPS1 CLKPS0
CLPR
Read/Write
R/W
R
R/W
Initial Value
00
00000
0
Table 3-9.
Timer Clock Prescaler Select Bit Description
CLTPS2
CLTPS1
CLTPS0
Description
0
disable
00
1
01
0
2
01
1
4
10
0
8
10
1
16
11
0
32
11
1
64
Table 3-10.
System Clock Prescaler Select Bit Description
CLKPS2
CLKPS1
CLKPS0
Description
000
1
001
2
010
4
011
8
100
16
101
32
110
64
111
128
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PDF描述 |
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