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參數(shù)資料
| 型號(hào)： | 82865GV |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特爾865G/865GV圖形和內(nèi)存控制器中樞 |
| 文件頁(yè)數(shù)： | 24/249頁(yè) |
| 文件大?。?/td> | 3540K |
| 代理商： | 82865GV |
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Intel
82865G/82865GV GMCH Datasheet
25
Signal Description
Signal Description
2
This chapter provides a detailed description of the GMCH signals. The signals are arranged in
functional groups according to their associated interface (see
Figure 2
).
The “#” symbol at the end of a signal name indicates that the active, or asserted state occurs when
the signal is at a low voltage level. When “#” is not present after the signal name the signal is
asserted when at the high voltage level.
The following notations are used to describe the signal type:
I
Input pin
O
Output pin
I/O
Bi-directional Input/Output pin
s/t/s
Sustained Tri-state. This pin is driven to its inactive state prior to tri-stating.
The signal description also includes the type of buffer used for the particular signal:
AGTL+
Open Drain AGTL+ interface signal. Refer to the AGTL+ I/O Specification for
complete details. The GMCH integrates AGTL+ termination resistors, and
supports VTT
from 1.15 V to 1.55 V (not including guard banding)
AGP
AGP interface signals. These signals are compatible with AGP 2.0 1.5 V
signaling and AGP 3.0 0.8 V swing signaling Environment DC and AC
Specifications. The buffers are not 3.3 V tolerant.
HI15
Hub Interface 1.5 compatible signals
LVTTL
Low Voltage TTL 3.3 V compatible signals
SSTL_2
Stub Series Terminated Logic 2.6 V compatible signals.
2.6 VGPIO
2.6 V buffers used for misc GPIO signals
3.3 VGPIO
3.3 V buffers used for DAC/DCC signals
CMOS
CMOS buffers.
Host interface signals that perform multiple transfers per clock cycle may be marked as either “4X”
(for signals that are “quad-pumped”) or 2X (for signals that are “double-pumped”).
Note that the processor address and data bus signals are logically inverted signals. In other words,
the actual values are inverted from what appears on the processor bus. This has been taken into
account in the 865G chipset and the address and data bus signals are inverted inside the GMCH
host bridge. All processor control signals follow normal convention. A 0 (zero) indicates an active
low level (low voltage) if the signal name is followed by # symbol; a 1 (one) indicates an active
high level (high voltage) if the signal has no # suffix.
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