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參數(shù)資料
| 型號： | 82865GV |
| 廠商： | Intel Corp. |
| 英文描述： | Intel 865G/865GV Graphics and Memory Controller Hub |
| 中文描述： | 英特爾865G/865GV圖形和內存控制器中樞 |
| 文件頁數(shù)： | 162/249頁 |
| 文件大?。?/td> | 3540K |
| 代理商： | 82865GV |
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Intel
82865G/82865GV GMCH Datasheet
163
Functional Description
5.3.6
Support for PCI-66 Devices
The GMCH’s AGP interface may be used as a PCI-66 MHz interface with the following
restrictions:
1. Support for 1.5 V operation only.
2. Support for only one device. The GMCH does not provide arbitration or electrical support for
more than one PCI-66 device.
3. The PCI-66 device must meet the AGP 2.0 electrical specification.
4. The GMCH does not provide full PCI-to-PCI bridge support between AGP/PCI and hub
interface. Traffic between AGP and hub interface is limited to hub interface-to-AGP memory
writes.
5. LOCK# signal is not present. Neither inbound nor outbound locks are supported.
6. SERR# / PERR# signals are not present.
7. 16-clock Subsequent Data Latency timer (instead of 8).
5.3.7
8X AGP Protocol
The GMCH supports 1X and 4X AGP operation in 2.0 mode, and 4X and 8X in 3.0 mode. Bit 3 of
the AGP status register is set to 0 in AGP 2.0 mode, and 1 in APG 3.0 mode. The GMCH indicates
that it supports 8X data transfers in AGP 3.0 mode through RATE[1] of the AGP status register.
When DATA_RATE[1] of the AGP Command Register is set to 1 during system initialization, the
GMCH will perform AGP read and write data transactions using 8X protocol. This bit is set once
during initialization and the data transfer rate cannot be changed dynamically.
The 8X data transfer protocol provides 2.1 GB/s transfer rates. In 8X mode, 32 bytes of data are
transferred during each 66 MHz clock period. The minimum throttleable block size remains four,
66 MHz clocks, which means 128 bytes of data is transferred per block.
5.3.7.1
Fast Writes
The Fast Write (FW) transaction is from the core logic to the AGP master acting as a PCI target.
This type of access is required to pass data/control directly to the AGP master instead of placing
the data into main memory and then having the AGP master read the data. For 1X transactions, the
protocol simply follows the PCI bus specification. However, for higher speed transactions (4X or
8X), FW transactions follow a combination for PCI and AGP bus protocols for data movement.
The GMCH only supports the AGP 1.5 V connector, which permits a 1.5 V AGP add-in card to be
supported by the system.
5.3.7.2
PCI Semantic Transactions on AGP
The GMCH accepts and generates PCI semantic transactions on the AGP bus. The GMCH
guarantees that PCI semantic accesses to SDRAM are kept coherent with the processor caches by
generating snoops to the processor bus.
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