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參數(shù)資料
| 型號(hào)： | 80960RM |
| 廠商： | Intel Corp. |
| 英文描述： | 80960RM I/O Processor(80960RM I/O 處理器) |
| 中文描述： | 80960RM I / O處理器（80960RM的I / O處理器） |
| 文件頁數(shù)： | 46/54頁 |
| 文件大小： | 855K |
| 代理商： | 80960RM |
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80960RM
—
Data Sheet
46
Advance Information
4.5.2
PCI Interface Signal Timings
Table 25.
PCI Signal Timings
Symbol
Parameter
Min
Max
Units
Notes
T
OV1
Output Valid Delay from
P_CLK
- PCI Signals Except
P_REQ#
,
P_INT[A:D]#
, and
S_GNT[5:0]#
2
11
ns
(1,2)
T
OV2
Output Valid Delay from
P_CLK
-
P_INT[A:D]#
0
25
ns
(1,2,6)
T
OV4
Output Valid Delay from
P_CLK
-
P_REQ#
and
S_GNT[5:0]#
2
12
ns
(1,2)
T
OF
Output Float Delay from
P_CLK
28
ns
(1,4,5,6)
T
IS1
Input Setup to
P_CLK
- PCI Signals Except
P_GNT#
and
S_REQ[5:0]#
7
ns
(1,3)
T
IS2
Input Setup to
P_CLK
-
P_GNT#
10
ns
(1,3)
T
IS3
Input Setup to
P_CLK
-
S_REQ[5:0]#
12
ns
(1,3)
T
IH1
Input Hold from
P_CLK
- PCI Signals
0
ns
(1,3)
TIS4
Input Setup to
P_CLK
-
S_INT[A:D]#
25
ns
(1,3,7,8)
TIH2
Input Hold to
P_CLK
-
S_INT[A:D]#
2
ns
(1,3,7,8)
T
IS5
Input Setup to
P_CLK
-
P_RST#
6
ns
(1,3,7)
T
IH3
Input Hold to
P_CLK
-
P_RST#
2
ns
(1,3,7)
NOTES:
1. The
PCI Local Bus Specification
, Revision 2.1 requires that all of the PCI signal AC timings use 0 pF for
minimum timings and 50 pF for maximum timings.
2. See
Figure 9
“
TOV Output Delay Waveform
”
on page 50
.
3. See
Figure 11
“
TIS and TIH Input Setup and Hold Waveform
”
on page 51
.
4. A float condition occurs when the output current becomes less than I
LO
. Float delay is not tested. See
Figure 10
“
TOF Output Float Waveform
”
on page 51
.
5. See
Figure 10
“
TOF Output Float Waveform
”
on page 51
.
6. Outputs precharged to V
.
7.
P_RST#
,
S_INT[A:D]#
may be synchronous or asynchronous. Meeting setup and hold time guarantees
recognition at a particular clock edge.
8.
S_INT[A:D]#
must be asserted for a minimum of two
P_CLK
periods to guarantee recognition.
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