參數(shù)資料
型號(hào)： 7751
英文描述： 7751 Group USER＇S MANUALHardware Manual & Device User＇s Manual 5407K/JUL.01.97
中文描述： 7751組用戶MANUALHardware手冊(cè)
文件頁數(shù)： 202/540頁
文件大?。?/td> 5407K
代理商： 7751
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7751 Group User’s Manual
7–45
SE R IAL I/ O
7.4 Clock asynchronous serial I/O (UART) mode
Fig. 7.4.6 Example of transmit timing when transfer data length is 8 bits (when parity enabled,
selecting 1 stop bit)
Fig. 7.4.7 Example of transmit timing when transfer data length is 9 bits (when parity disabled,
selecting 2 stop bits)
Tc
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
ST
P
SP
D
0
D
1
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
ST
P
SP
ST
T
ENDi
TxD
i
CTS
i
“0”
“1”
“0”
“1”
“L”
“H”
“0”
“1”
“0”
“1”
T
ENDi
: Next transmit conditions are examined when this signal level is “H.”
(T
ENDi
is an internal signal. Accordingly, it cannot be read from an external.)
Tc: 16(n + 1)/fi or 16(n + 1)/f
fi: BRGi count source frequency (f
2
/f
4
, f
16
/f
32
, f
64
/f
128
, f
512
/f
1024
)
f
: BRGi count source frequency (external clock)
n: Value set to BRGi
Transfer clock
Transmit enable bit
Transmit buffer
empty flag
Transmit register
empty flag
UARTi transmit
interrupt request bit
Data is set in UARTi transmit buffer register.
Start bit
Parity bit
Cleared to “0” when interrupt request is accepted or cleared by software.
The above timing diagram applies to
the following conditions:
G
Parity enabled
G
1 stop bit
G
CTS function selected
UARTi transmit register
UARTi transmit buffer register
Stopped because transmit enable bit = “0”
Stop bit
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
ST
D
8
D
0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
ST
SP
D
0
D
1
ST
D
8
SP
SPSP
“0”
“1”
“0”
“1”
“0”
“1”
Tc
“0”
“1”
T
ENDi
TxD
i
T
ENDi
: Next transmit conditions are examined when this signal level is “H.”
(T
ENDi
is an internal signal. Accordingly, it cannot be read from an external.)
Tc: 16(n + 1)/fi or 16(n + 1)/f
fi: BRGi count source frequency (f
2
/f
4
, f
16
/f
32
, f
64
/f
128
, f
512
/f
1024
)
f
: BRGi count source frequency (external clock)
n: Value set to BRGi
Transfer clock
Transmit enable bit
Transmit buffer
empty flag
Transmit register
empty flag
UARTi transmit
interrupt request bit
Data is set in UARTi transmit buffer register.
Start bit
Cleared to “0” when interrupt request is accepted or cleared by software.
The above timing diagram applies to
the following conditions:
G
Parity disabled
G
2 stop bits
G
CTS function disabled
UARTi transmit register
UARTi transmit buffer register
Stopped because transmit enable bit = “0”
Stop bit
Stop bit
相關(guān)PDF資料
PDF描述
775 PAINT HI-VIS GREEN 400ML
779086-006 SUMMENZAEHLER 24VDC
779096-001 ************GESTRICHEN************
779096-002 SUMMENZAEHLER 230VAC
779096-007 SUMMENZAEHLER 12VDC
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
77510 制造商:Belden Inc 功能描述:2 PAIR 22 AWG STR. IND. SHIELDED CM
7751003 制造商:SAB NORTH AMERICA 功能描述:S960 oil resistant continuous flex PVC control cable 10/3c UL CSA CE small BR
7751004 制造商:SAB NORTH AMERICA 功能描述:S960 oil resistant continuous flex PVC control cable 10/4c UL CSA CE small BR
7751005 制造商:SAB NORTH AMERICA 功能描述:S960 oil resistant continuous flex PVC control cable 10/5c UL CSA CE small BR
7751007 制造商:SAB NORTH AMERICA 功能描述:S960 oil resistant continuous flex PVC control cable 10/7c UL CSA CE small BR
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