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參數(shù)資料
| 型號(hào)： | 5962D0053605QYX |
| 元件分類： | SRAM |
| 英文描述： | 512K X 8 STANDARD SRAM, 20 ns, CDFP36 |
| 封裝： | CERAMIC, DFP-36 |
| 文件頁數(shù)： | 16/16頁 |
| 文件大?。?/td> | 138K |
| 代理商： | 5962D0053605QYX |
9
Assumptions:
1. G < VIL (max). If G > VIH (min) then Q(7:0) will be
in three-state for the entire cycle.
2. G high for tAVAV cycle.
W
tAVWL
Figure 5a. SRAM Write Cycle 1: Write Enable - Controlled Access
A(18:0)
Q(7:0)
E
tAVAV2
D(7:0)
APPLIED DATA
tDVWH
tWHDX
tETWH
tWLWH
tWHAX
tWHQX
tWLQZ
tAVWH
tWHWL
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| 5962F0052301QXC | 制造商:Intersil Corporation 功能描述: |
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