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參數(shù)資料
| 型號： | 21041 |
| 廠商： | Intel Corp. |
| 英文描述： | Digital Semiconductor 21041 PCI Ethernet LAN Controller(數(shù)字半導體21041 PCI以太網(wǎng)LAN控制器) |
| 中文描述： | 數(shù)字半導體21041 PCI以太網(wǎng)局域網(wǎng)控制器（數(shù)字半導體21041的PCI以太網(wǎng)局域網(wǎng)控制器） |
| 文件頁數(shù)： | 49/64頁 |
| 文件大?。?/td> | 230K |
| 代理商： | 21041 |
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3.7 Joint Test Action Group—Test Access Port
This section provides the joint test action group (J TAG) test access port
specifications.
3.7.1 JTAG dc Specifications
Table 25 lists the dc specifications for the J TAG pins.
Table 25 JTAG dc Specifications
Symbol
Definition
Conditions
Minimum
Maximum
Units
V
oh
Output high voltage
I
oh
= –4 mA
2.4
—
V
V
ol
Output low voltage
I
ol
= 4 mA
—
0.4
V
V
ih
Input high voltage
—
2.0
—
V
V
il
Input low voltage
—
—
0.8
V
I
i
Input leakage current (
tck
)
0.0 <Vin<
vdd
—
20
A
I
ip
Input leakage current on pins
with internal pullups (
tdi
and
tms
)
0.0 <Vin<
vdd
—
+20/–1500
1
A
I
oz
Tristate output leakage current
(
tdo
)
0.0 <Vout<
vdd
—
20
A
1
For
tdi
and
tms
pins that have internal pullups, the leakage current can get to 1.5 mA when Vin = 0 V.
3.7.2 JTAG Boundary-Scan Timing
Figure 13 shows the J TAG boundary-scan timing, and Table 26 lists the
interface signal timing relationships.
41
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