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參數(shù)資料
| 型號(hào)： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動(dòng)柜員機(jī)（155M章自動(dòng)柜員機(jī)特區(qū)集成控制器） |
| 文件頁數(shù)： | 103/391頁 |
| 文件大?。?/td> | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 4 INTERFACES
103
The operation of the RENBL_B signal of the
μ
PD98405 differs depending on whether DROP mode or No
DROP mode is selected. These modes are selected using the DR bit of the GMR register.
DROP mode/No DROP mode (GMR register: DR bit)
DROP mode
(DR bit = 0)
The
μ
PD98405 keeps the RENBL_B signal active low even when
its receive FIFO is full, and does not request PHY device to stop
transmitting receive cell data. Therefore, a receive FIFO overrun
may occur, the receive cell data responsible for the overrun being
discarded.
No DROP mode
(DR bit = 1)
The
μ
PD98405 drives the RENBL_B signal high one clock before if
its receive FIFO is full, such that the
μ
PD98405 can no longer
receive cell data. The PHY device must stop transmitting receive
cell data once it detects that the RENBL_B signal has gone high.
Once the receive FIFO is empty, the
μ
PD98405 drives the
RENBL_B signal low again.
The PHY device drives the EMPTY_B signal low and stops outputting valid receive data when its receive
FIFO no longer contains any valid cell data to be output. The
μ
PD98405 samples the EMPTY_B signal at
the rising edge of the RCLK clock. When it detects that the EMPTY_B signal is low, it does not latch data
at the rising edge of the clock. The PHY device must input a high level to the RSOC pin in
synchronization with the first byte (first byte of the header) of the receive cell header. The
μ
PD98405
samples the RSOC signal at the rising edge of the RCLK signal. When it detects that the RSOC signal is
high, it starts counting the effective data bytes, starting from that data which is input at the same rising
edge. Once 53 bytes have been counted, the
μ
PD98405 assumes that the reception of one cell has been
completed, so performs processing for the received cell.
Caution
Do not specify high impedance as the input level for the Rx7 through Rx0 pins of the
UTOPIA reception interface of the
μ
PD98405.
Figure 4-32. Receive Timing in Octet-Level Handshaking Mode
1
2
3
4
5
6
7
62
63
64
65
66
67
P47
P48
P47
P48
H1
RCLK
Rx7-Rx0
RSOC
RENBL_B
EMPTY_B
H2
H1
X
X
Remark
H: ATM cell header P: ATM cell payload X: Invalid
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| μPD98408 | ATM Physical Interface(ATM 物理接口) |
| μPD98411 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| μPD98501 | Network Controller(網(wǎng)絡(luò)控制器) |
| μPG103B | Wide-Band Amplifier(寬帶放大器) |
| μPG110B | 2 to 8 GHz WIDE BAND AMPLIFIER(2-8GHz 寬帶放大器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PD98CNT30QMU | 制造商:Carlo Gavazzi 功能描述:PHOTO TS PL 30M AC/DC NO+NC |
| PD9909-59 | 制造商:Philco/Philips 功能描述: |
| PD9930-51 | 制造商:Philco/Philips 功能描述: |
| PD9933-59 | 制造商:Philco/Philips 功能描述: |
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