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參數(shù)資料
| 型號(hào)： | Z80L182 |
| 廠(chǎng)商： | ZiLOG, Inc. |
| 英文描述： | CAP .0001UF 50V POLYPROPYLENE |
| 中文描述： | ZiLOG的智能外設(shè)控制器（郵編⑩） |
| 文件頁(yè)數(shù)： | 32/109頁(yè) |
| 文件大?。?/td> | 738K |
| 代理商： | Z80L182 |
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3-32
Z80182/Z8L182
Z
ILOG
I
NTELLIGENT
P
ERIPHERAL
P R E L I M I N A R Y
Zilog
DS971820600
ASCI CHANNELS CONTROL REGISTERS
(Continued)
MPBT
MP
/CTS/
PS
SS2
SS1
SS0
Invalid
R/W
0
R/W
0
R/W
0
R/W
0
R/W
1
R/W
1
R/W
1
R/W
R/W
CNTLB1
Clock Source and Speed Select
Addr 03H
Bit
Upon Reset
DR
PE0
Divide Ratio
Parity Even or Odd
Read - Status of /CTS pin
Write - Select PS
Multiprocessor
Multiprocessor Bit Transmit
General
Divide Ratio
SS, 2, 1, 0
PS = 0
(Divide Ratio = 10)
DR = 0 (x16)
PS = 1
(Divide Ratio = 30)
DR = 0 (x16)
DR = 1 (x64)
DR = 1 (x64)
000
001
010
011
100
101
110
*111
÷
160
÷
320
÷
640
÷
1280
÷
2560
÷
5120
÷
10240
External Clock (Frequency <
÷
40)
÷
640
÷
1280
÷
2580
÷
5120
÷
10240
÷
20480
÷
40960
÷
480
÷
960
÷
1920
÷
3840
÷
7680
÷
15360
÷
30720
÷
1920
÷
3840
÷
7680
÷
15360
÷
30720
÷
61440
÷
122880
Note:
* Baud rate is external clock rate
÷
16; therefore,
÷
(40 x 16)
is maximum baud rate using external clocking.
Figure 12. ASCI Control Register B
(Ch. 1)
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